[VHDL编程] Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_E

说明：Example VHDL project showing how to use a PWM by CPLD
<maros> 在 2025-01-21 上传 | 大小：284kb | 下载：0

[VHDL编程] DE2_TV

说明：it s so easy and important
<fizah> 在 2025-01-21 上传 | 大小：8.66mb | 下载：0

[VHDL编程] TrafficLight

说明：用vhdl写的交通灯程序，压缩包内有整个工程文件-With the traffic lights to write vhdl procedure, compressed package files have the whole project
<lyb1900> 在 2025-01-21 上传 | 大小：191kb | 下载：0

[VHDL编程] dac

说明： 用VhdL编程控制芯片实现D/A转换。-VhdL the realization of D/A conversion.
<欧阳清> 在 2025-01-21 上传 | 大小：536kb | 下载：0

[VHDL编程] DDS

说明：自己在Quartus下用VHDL编写的一个DDS程序。包括寄存器，累加器，波形存储器-In Quartus using VHDL procedures for the preparation of a DDS. Including the register, accumulator, waveform memory
<ice> 在 2025-01-21 上传 | 大小：343kb | 下载：0

[VHDL编程] MODELSIM

说明：Modelsim 经典教程，推荐大家看下-Modelsim Tutorial classic recommend you facie
<怡游> 在 2025-01-21 上传 | 大小：776kb | 下载：0

[VHDL编程] SDRAM

说明：verilog 128位 突发4. sdr fpga控制器-verilog 128 bit unexpected 4. sdr fpga controller
<pudnrtest> 在 2025-01-21 上传 | 大小：117kb | 下载：0

[VHDL编程] JTAGFPGAElektor052007

说明：VHDL universal interface
<eco123u> 在 2025-01-21 上传 | 大小：2.67mb | 下载：0

[VHDL编程] AnalogandMixedSignalModelingusingVHDL

说明：The Design Entity is the basic building analog block of a VHDL descr iption.
<eco123u> 在 2025-01-21 上传 | 大小：411kb | 下载：0

[VHDL编程] DDS-top

说明：能够基于DDS实现输出正弦波形的一部分程序，利用Verilog HDL语言编写。-Able to achieve based on the DDS output sine wave-shaped part of the procedure, the use of Verilog HDL language.
<evil> 在 2025-01-21 上传 | 大小：292kb | 下载：0

[VHDL编程] ascfifotestbench

说明：自写异步 fifo TESTBench 该fifo对初学者很有帮助！-Since the write fifo TESTBench asynchronous fifo very helpful for beginners!
<丁昌圣> 在 2025-01-21 上传 | 大小：65kb | 下载：0

[VHDL编程] Sampling_2C8

说明：ＦＰＧＡ数字信号采集，源代码，为ＶＨＤＬ语言编写．-sign collection on fpga
<xx> 在 2025-01-21 上传 | 大小：2.47mb | 下载：0