[VHDL编程] clock_generator_0_wrapper

说明：赛灵思FPGA开发板上时钟源的VHDL源代码，可作为硬件设计参考资料！-Xilinx FPGA development board clock source of the VHDL source code, hardware design can be used as reference!
<dc> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] debug_module_wrapper

说明：赛灵思FPGA开发板上调试模块的VHDL源代码，可作为硬件设计参考资料！-Xilinx FPGA development board debug module' s VHDL source code, hardware design can be used as reference!
<dc> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] bram_block_0_wrapper

说明：赛灵思FPGA开发板上BRAM模块VHDL源代码，可作为硬件设计参考资料！-Xilinx FPGA development board BRAM module VHDL source code, hardware design can be used as reference!
<dc> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] modelsim

说明：用verilog编写的基于流水线结构的16阶滤波器的实现 -filter
<陈丽华> 在 2025-02-03 上传 | 大小：367kb | 下载：0

[VHDL编程] Mars-EP1C6-F_code1

说明：此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit prio
<sunxh092> 在 2025-02-03 上传 | 大小：1.05mb | 下载：0

[VHDL编程] Mars-EP1C6-F_code2

说明：此包为FPGA学习板接口实验程序源代码,共包括13个实验程序,有7段数码管,1602液晶显示,12864液晶显示,I2C总线,串口通信,拨码开关等.-The packet interface to FPGA board experimental procedure to study the source code, a total of 13 experimental procedure, there are 7-segment dig
<sunxh092> 在 2025-02-03 上传 | 大小：4.42mb | 下载：0

[VHDL编程] Mars-EP1C6-F_code3

说明：此包为FPGA学习板的综合实验程序源代码,包括两个实验:交通灯和数字时钟.-This packet FPGA board to study a comprehensive experimental program source code, including two experiments: the traffic lights and digital clock.
<sunxh092> 在 2025-02-03 上传 | 大小：788kb | 下载：0

[VHDL编程] LAB27

说明：基于FPGA的1K分频模块，输入为24MHZ的时钟信号-1K points frequency FPGA-based modules, the clock signal input 24MHZ
<客家话> 在 2025-02-03 上传 | 大小：335kb | 下载：0

[VHDL编程] huawei_FPGA_design_flow

说明：有关华为的fpga 设计流程，内部资料，希望对各位同仁有所帮助-fpga design flow of huawei
<dongyuan> 在 2025-02-03 上传 | 大小：32kb | 下载：0

[VHDL编程] dds

说明：这是用ALTERA里的DSP BUILDER里做的DDS模块，可以在EP1C20400里下载并通过SIGNAL TAP进行在线测试。-It is used inside the DSP BUILDER where ALTERA do DDS module, you can download a EP1C20400 through SIGNAL TAP-line testing.
<ningning> 在 2025-02-03 上传 | 大小：2.09mb | 下载：0

[VHDL编程] decoder35

说明：decoder verilog. it is a 3 t0 5 decoder that compile with modelsim.
<MohammadReza> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] fir

说明：利用VHDL语言，设计了一个11阶的FIR滤波器。简单易懂-The use of VHDL language, designed a 11-order FIR filter. Easy to understand. .
<关小> 在 2025-02-03 上传 | 大小：1kb | 下载：0