[VHDL编程] FPGA_double_DDS

说明：High performance double sinusoidal oscillator having frequency and phase programmable. -High performance double sinusoidal oscillator having frequency and phase programmable.
<bruny> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] dqpsk_demodulator_f_pa

说明：FSK QPSK DQPSK 等verilog 源码 及asic实现-FSK QPSK DQPSK and asic implementation such as verilog source
<nie> 在 2025-02-01 上传 | 大小：62kb | 下载：0

[VHDL编程] chuzhuchejifeiqi

说明：利用FPGA芯片控制出租车计费系统，采用Verilog HDL编写，程序简介-Control the use of FPGA chip Taxi billing system, using Verilog HDL preparation, procedures for
<王磊> 在 2025-02-01 上传 | 大小：6.83mb | 下载：0

[VHDL编程] code

说明：用dff方法实现二分频，行为描述实现二分频，二分频，投票代码，有限状态机-Dff method used to achieve two-way, behavioral descr iptions to achieve two-way, two-way, voting codes, finite state machine
<deeemon> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] project

说明：利用VHDL实现三个简单的程序：BCD加法器；ALU算术逻辑单元；简单密码锁设计，具有输入密码和数据比较两种功能，由M决定是写入还是开锁。而数据写入是采用列地址与输入数相结合的的方法，存入初始密码；开锁时，密码以输入，再输入的数据逐个与输入的一组数据比较，完全吻合则开锁。-The use of VHDL to accomplish three simple procedures: BCD adder ALU arithmetic lo
<张晓风> 在 2025-02-01 上传 | 大小：156kb | 下载：0

[VHDL编程] projiect

说明：简单数字系统的系统级设计，完成E1clk 时钟1/32 分频产生64K 时钟的设计-A simple system-level design of digital systems to complete E1clk clock 1/32 min 64K clock frequency generated design
<张晓风> 在 2025-02-01 上传 | 大小：119kb | 下载：0

[VHDL编程] VerilogHDL

说明：很不错的一本书，学习verilog hdl 必备-A very good book to learn verilog hdl essential ~ ~
<七> 在 2025-02-01 上传 | 大小：3.98mb | 下载：0

[VHDL编程] uart

说明：VHDL编写的异步输入输出接口控制程序 从网易博客上下的-VHDL write asynchronous input and output interfaces control the process from top to bottom Netease blog
<sunyuqi> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] ModelSimdeyongfa

说明：这是ModelSim软件建立工程、仿真的简单快捷方法，是我的总结，希望可以帮助想要使用ModelSim做仿真的朋友-This is the ModelSim software to establish engineering, simulation of a simple and speedy way is my conclusion, I hope to help do you want to use the ModelSim sim
<战神> 在 2025-02-01 上传 | 大小：160kb | 下载：0

[VHDL编程] trafficsheji

说明：交通设计的verilog程序，我的课程设计就是参考这个的-Traffic design verilog procedure, my course design is a reference to this in
<战神> 在 2025-02-01 上传 | 大小：71kb | 下载：0

[VHDL编程] shuzizhongcankaoverilog

说明：这是我设计数字钟参考资料，还不错，适合初级verilog选手参考使用，一定得先看懂了一些设计，自己上手才会快。-This is my digital clock reference design, but also good for junior players for reference verilog, must first understand some of the design, their own will get star
<战神> 在 2025-02-01 上传 | 大小：8kb | 下载：0

[VHDL编程] iir

说明：IIR50HZ的数字陷波器的FPGA实现-IIR50HZ digital notch filter implementation in FPGA
<kudding> 在 2025-02-01 上传 | 大小：460kb | 下载：0