[VHDL编程] ise_11[1].3_licgen

说明：ise11.3的，请用来学习又没有钱的朋友使用，不要外传，谢谢！-ise11.3, please no money is used to study the use of a friend, not rumor, thank you!
<磊> 在 2025-02-01 上传 | 大小：515kb | 下载：0

[VHDL编程] Project_WorkSpace

说明：The code i have written is for the patent designed by Jay Hartvigsen, Tony Cheng, Eric Hoang and Buddy Broeker "JTAG/DEBUG INTERFACE". This is meant for the purpose of interfacing the controller to debug its core,this
<imran> 在 2025-02-01 上传 | 大小：92kb | 下载：0

[VHDL编程] Bin2Grey

说明：一个用Verilog语言实现的二进制码到BCD码的一种转换方法的实现。包含工程文件和实现文档。-Verilog language implementation with a binary code to BCD code conversion method as a realization. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：81kb | 下载：0

[VHDL编程] multipler3

说明：一个用Verilog语言实现的三位二进制选举法。包含工程文件和实现文档。-One with the Verilog language implementation of the three binary electoral law. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：81kb | 下载：0

[VHDL编程] compare8

说明：一个用Verilog语言实现的八位二进制数比较器。包含工程文件和实现文档。-One with the Verilog language implementation of the eight binary comparator. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：100kb | 下载：0

[VHDL编程] led7

说明：一个用Verilog语言实现的七段数码管显示。包含工程文件和实现文档。-One with the Verilog language implementation of the seven-segment LED display. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：73kb | 下载：0

[VHDL编程] ClockRun

说明：一个用Verilog语言实现的简单的时钟模拟。包含工程文件和实现文档。-Verilog language implementation with a simple analog clock. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：89kb | 下载：0

[VHDL编程] counters

说明：一个用Verilog语言实现的变计数器。包含工程文件和实现文档。-Verilog language implementation with a variable counter. And the achievement of the document contains the project file.
<文闯> 在 2025-02-01 上传 | 大小：96kb | 下载：0

[VHDL编程] Collected_VHDL_samples

说明：
<fastachka> 在 2025-02-01 上传 | 大小：6kb | 下载：0

[VHDL编程] Advanced_Electronic_Design_with_VHDL

说明：One of these files is a design automation guideline with advanced VHDL samples. The material can be used either by beginners as well as by experienced digital designers. The second file teaches how to use PSL assertions
<fastachka> 在 2025-02-01 上传 | 大小：340kb | 下载：0

[VHDL编程] UART

说明：UART verlog 源码-UART verlog.......................
<chy> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] Verilog-rumen

说明：FPGA学习上机资料，包括详细的学习文档，代码资料，工程文件，是新手入门的好资料。文件中包含了3个PDF文件，详细讲述了开发环境，入门的各种注意点-FPGA-on learning information, including a detailed study and documentation, code data, engineering documents, is a novice a good data entry.
<老五> 在 2025-02-01 上传 | 大小：683kb | 下载：0