[VHDL编程] vhd2vl2

说明：transrator verilog to vhdl
<minjae> 在 2025-02-02 上传 | 大小：30kb | 下载：0

[VHDL编程] diglab3

说明：lcd test on the altera de2 board with switches and leds
<saiprasanth> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] xq_Test7

说明：VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序,实现了动态扫描，而且很好用-VHDL language a BCD counter and in the seven-segment display digital tube display process to achieve a dynamic scanning, and it just works
<夏强> 在 2025-02-02 上传 | 大小：141kb | 下载：0

[VHDL编程] COUNT60M

说明：六十进制计数器，带进位输出，很简单，基本实现啦所要求的功能-6 decimal counter, into the digital output, is very simple, basic functionality required to achieve啦
<夏强> 在 2025-02-02 上传 | 大小：38kb | 下载：0

[VHDL编程] choic6-1

说明：实现六选一的功能，六位四进制输入，实现同步位选，再加一个译码器就可以实现动态扫描和译码了-Achieve the six elected a function of 6 4 binary inputs, synchronization Choice, coupled with a decoder can be dynamically scan and decode the
<夏强> 在 2025-02-02 上传 | 大小：44kb | 下载：0

[VHDL编程] yima

说明：很简单的译码器，实现四位输入，完成0-9数码管显示，简单好用-A very simple decoder to achieve four inputs, 0-9 to complete the digital tube display, simple and easy to use
<夏强> 在 2025-02-02 上传 | 大小：26kb | 下载：0

[VHDL编程] bram_delay

说明：Verilog编写的代码，单口RAM用程序控制地址，而不是在仿真文件里面控制地址-Verilog code is written, single-port RAM with the process control address, rather than inside the control address of the simulation file
<niuniu> 在 2025-02-02 上传 | 大小：1.37mb | 下载：0

[VHDL编程] Ipcoredesign

说明：微电子/软硬IP核设计：IP核脚本指南，模型开发指南-Microelectronics/soft and hard IP core design: IP core scr ipting Guide, Model Development Guide
<qq> 在 2025-02-02 上传 | 大小：568kb | 下载：0

[VHDL编程] counter

说明：从0到14的计数，当然你改动下源程序，计数范围可以扩大。还带有清零的功能！-From 0 to 14 counts, of course, you change the next source, counts could be expanded. Also with the Clear function!
<李海> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] vhd

说明：vhdl课件，基础教程，简单入门，适合初学者学习- useful
<泛泛> 在 2025-02-02 上传 | 大小：7.78mb | 下载：0

[VHDL编程] PPT-VHDL

说明：VHDL语言与系统实践，PPT教程共6章-VHDL language and system of practice, PPT tutorial a total of six chapters
<陈少华> 在 2025-02-02 上传 | 大小：20.67mb | 下载：0

[VHDL编程] ddrsdram_verilog

说明：内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Veril
<陈少华> 在 2025-02-02 上传 | 大小：734kb | 下载：0