[VHDL编程] farrow

说明：一份很好的数字时延程序（采用farrow算法），采用Verilog HDL，经过测试通过，是我一个雷达项目中的代替模拟时延的。精度很高，并有MATLAB程序验证-A good digital delay, Verilog HDL, procedures, is my test through a radar simulation project instead of the delay. Precision is high, and M
<左洪成> 在 2025-02-24 上传 | 大小：6.9mb | 下载：0

[VHDL编程] Wideband_DDC

说明：宽带DDC的Verilog程序，及其MATLAB仿真程序看结果，最大可达100M带宽，程序中用的是50M-Wideband DDC' s Verilog program, and MATLAB simulation program to see the results, the maximum bandwidth of up to 100M, the program used is 50M
<左洪成> 在 2025-02-24 上传 | 大小：8.08mb | 下载：0

[VHDL编程] 12.1inch

说明：Firmware for LCD AD Controller board with LP150x08 pannel B.rtmcib 1 This have reduced dimentions for 12.1 in 15" panel custumization
<chandruasp> 在 2025-02-24 上传 | 大小：67kb | 下载：0

[VHDL编程] uart-txblock

说明：vhdl实现了UART的数据发送，将八位并行数据转成串行数据输出，并加上起始位和奇偶校验位，停止位。-vhdl UART data transmission realized, the eight parallel data into serial data output, plus the start bit and parity bits, stop bits.
<刘毅> 在 2025-02-24 上传 | 大小：5kb | 下载：0

[VHDL编程] TX-1C

说明：TX-1C型实验板,实现源码模板，不是PDF格式的文件，-TX-1C-based target board, to achieve source code template, not the PDF format,
<YU> 在 2025-02-24 上传 | 大小：44kb | 下载：0

[VHDL编程] ISE_lab1

说明：xilinx培训资料，配合相应的PDF文件使用-xilinx training materials, with the corresponding PDF file using the
<周明> 在 2025-02-24 上传 | 大小：395kb | 下载：0

[VHDL编程] adc16bit

说明：ADC — 16bit-adc 16bit
<邓岚> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab2

说明：xilinx培训资料，配合相应的PDF文件使用 共20个，先上传一部分，其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
<周明> 在 2025-02-24 上传 | 大小：97kb | 下载：0

[VHDL编程] Lab4

说明：xilinx培训资料，配合相应的PDF文件使用 共20个，先上传一部分，其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
<周明> 在 2025-02-24 上传 | 大小：77kb | 下载：0

[VHDL编程] alu4bitsynthesizable

说明：its a 4 bit arithmetic nd logical unit code in verilog. the software which is used for it is xilinx
<swapna> 在 2025-02-24 上传 | 大小：26kb | 下载：0

[VHDL编程] mod10asynchro

说明：this is a verilog code for asynchronous mod-10 counter.its also called a decade counter.
<swapna> 在 2025-02-24 上传 | 大小：23kb | 下载：0

[VHDL编程] decoder4to16

说明：this is a verilog code for 4 to 16 decoder
<swapna> 在 2025-02-24 上传 | 大小：24kb | 下载：0