[VHDL编程] screw

说明：一个好用的扰码器，主要用在光纤通信上面。因为为了保持送给光模块的信号不是全1或者全0-A nice scrambler, mainly used in optical fiber communication above. Because in order to maintain the optical module of the signal is not sent to all 1 or all 0
<刘金华> 在 2025-02-26 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_16_SRAM

说明：一个很好的Verilog测试sram程序-Verilog test sram
<王亮> 在 2025-02-26 上传 | 大小：699kb | 下载：0

[VHDL编程] verliog_VGA

说明：verilog实现 VGA视频输出 ：直接输出到CRT，场频60，行频36-verilog to vga
<王亮> 在 2025-02-26 上传 | 大小：377kb | 下载：0

[VHDL编程] verilog_DA_TLC5615

说明：verilog 写的硬件示波器设计检测频率为1K~10KHz-verilog 1K~10KHz test
<王亮> 在 2025-02-26 上传 | 大小：687kb | 下载：0

[VHDL编程] EDACLOCK

说明：一份关于EDA设计数字时钟的报告，与大家分享，希望对大家有帮助-EDA design of a digital clock on the report, to share, we want to help
<zhao wei> 在 2025-02-26 上传 | 大小：82kb | 下载：0

[VHDL编程] jiaocheng

说明：该文档描述了数字系统下的各种设计实验的原理及其源代码-This document describes a variety of digital system design principle of the experiment and its source code, etc.
<张鹏> 在 2025-02-26 上传 | 大小：2.52mb | 下载：0

[VHDL编程] FIR_matlab_verilog

说明：matlab 仿真低通滤波器，然后用verilog硬件实现-using matlab to simulate a fir lowpass, then using verilog to implement it.
<Fengxiaodong> 在 2025-02-26 上传 | 大小：3kb | 下载：0

[VHDL编程] shuzishizhongsheji

说明：全新的数字时钟设计，适合学生们交作业，希望大家能喜欢-The new digital clock design, suitable for students who hand in papers, I hope you like
<郭君宇> 在 2025-02-26 上传 | 大小：32kb | 下载：0

[VHDL编程] EDA_vhdl-SINE_COSINE_CODE

说明：三角函数在FPGA中的实现，采用VHDL语言编写.-Trigonometric functions in the FPGA implementation, the use of VHDL language。
<David> 在 2025-02-26 上传 | 大小：42kb | 下载：0

[VHDL编程] SDRAM

说明：FPGA SDRAM控制器Verilog源码，通过测试-FPGA SDRAM VERILOG
<大海> 在 2025-02-26 上传 | 大小：5kb | 下载：0

[VHDL编程] PLDs

说明：vhdl books a group of pdf book that shows how to design and build vhdl components and implement them in quartus -vhdl books a group of pdf book that shows how to design and build vhdl components and implement them in qu
<prince> 在 2025-02-26 上传 | 大小：611kb | 下载：0

[VHDL编程] ninek468c

说明：基于FPGA的IP模块程序，包括数字输入输出控制，寄存器控制和访问-IP MODULE
<yinchengjun> 在 2025-02-26 上传 | 大小：6kb | 下载：0