[VHDL编程] Fundamentals of digital logic with verilog

说明：Fundamentals of Digital Logic with Verilog Design
<dohai267> 在 2025-04-09 上传 | 大小：6.71mb | 下载：0

[VHDL编程] rx_module

说明：接收机的顶层模块构建,对需要参考的朋友有一定的帮助(The construction of the top module of the receiver is helpful to friends who need reference.)
<月@夜> 在 2025-04-09 上传 | 大小：1.99mb | 下载：0

[VHDL编程] FPGA

说明：⑴实验要求基本要求： ①设置一个复位键，按下按键输出电压清零 ②设置两个功能键，控制输出电压以0.2V的步长进行加减。(Pin sets a reset button, press the button to output the voltage reset You set two function keys to control the output voltage by 0.2v step size.)
<孟欢520> 在 2025-04-09 上传 | 大小：1kb | 下载：0

[VHDL编程] shift&scrambler

说明：shift &scramble codes and it tb
<longtian0524> 在 2025-04-09 上传 | 大小：5kb | 下载：0

[VHDL编程] 好-无线通信FPGA设计-Xilinx

说明：《无线通信FPGA设计》以Xilinx公司的FPGA开发平台为基础，综合FPGA和无线通信技术两个方向，通过大量的FPGA开发实例，较为详尽地描述了无线通信中常用模块的原理和实现流程，包括数字信号处理基础、数字滤波器、多速率信号处理、数字调制与解调、信道编码、系统同步、自适应滤波算法、最佳接收机，以及WCDMA系统的关键技术。《无线通信FPGA设计》概念明确、思路清晰，追求全面、系统、实用，使读者能够在较短的时间内具备无线通信领域的FP
<无线电之家99> 在 2025-04-09 上传 | 大小：10.51mb | 下载：1

[VHDL编程] shifter

说明：基于vivado的Xilinx的FPGA其移位寄存器代码(Xilinx's FPGA shift register code based on vivado)
<hyiming> 在 2025-04-09 上传 | 大小：432kb | 下载：0

[VHDL编程] VerilogUart_Modelsim

说明：使用Verilog编写的UART ，用Modelsim仿真工程。(use Verilog Write UART Program, Modelsim simmulate the project)
<myBuf> 在 2025-04-09 上传 | 大小：46kb | 下载：0

[VHDL编程] elevator

说明：八层电梯，有密码开关，警报开关，quartusⅡ综合，cycloneⅤ的板子(There are password switches, alarm switches, and eight layers of elevator display, Quartus II synthesis, cyclone V board.)
<满树榆钱儿> 在 2025-04-09 上传 | 大小：3kb | 下载：0

[VHDL编程] PCIE资料和仿真教程1-6

说明：PCIE仿真设计教程1-6，我帮大家收集到一起了(PCIE simulation design tutorial 1-6, I help you gather together.)
<panda316> 在 2025-04-09 上传 | 大小：4.99mb | 下载：0

[VHDL编程] CORDIC_ATAN

说明：FPGA实现反正切功能，工程原件，包括测试文件，能够很好实现该功能(FPGA implements arctangent function, original engineering)
<TX_77846> 在 2025-04-09 上传 | 大小：6.25mb | 下载：0

[VHDL编程] ADS1256

说明：ads1256驱动代码，用verilog编写,在quartus上运行成功(ADS1256 driver code, written in Verilog, runs successfully on quartus.)
<zzx_nb> 在 2025-04-09 上传 | 大小：8.31mb | 下载：1

[VHDL编程] down_up_dds

说明：在Vivado下完成AD输入到下变频的功能，频率可配置，通用化设计。(The function of AD input to down conversion is completed under Vivado, and the frequency is configurable and universal design.)
<Park_sc> 在 2025-04-09 上传 | 大小：5.53mb | 下载：0