[VHDL编程] MA_HOA_MANCHESTER

说明：MANCHESTER ENCODING IN VHDL
<nguyen> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] state-machine

说明：状态机，独热码实验，简单的Verilog语言设计For NJU，简单易行-State machine, one-hot code experiment, a simple Verilog language design For NJU, simple
<戴连鹏> 在 2025-03-05 上传 | 大小：566kb | 下载：0

[VHDL编程] Timer

说明：计时器的设计，在Quartus II上运行通过，FOR NJU Cser。使用了signaltap-The design of the timer, run by the Quartus II, FOR NJU Cser. Used signaltap
<戴连鹏> 在 2025-03-05 上传 | 大小：1.84mb | 下载：0

[VHDL编程] Counter

说明：计时器的设计，在Quartus II上运行通过，简单易用，主要是For NJU CSers-The design of the timer, run by the Quartus II, easy to use, mainly For NJU CSers
<戴连鹏> 在 2025-03-05 上传 | 大小：805kb | 下载：0

[VHDL编程] I2C_Verilog_Model

说明：该源程序包是I2C的Verilog语言模型，包括以下4个部分：RTL源代码，测试平台，软件仿真代码，说明文件。-This source package is I2C bus model based on Verilog language. It has the following 4 parts: RTL code, testbench, sofeware simulating code, help document.
<jinjin> 在 2025-03-05 上传 | 大小：356kb | 下载：0

[VHDL编程] SD_Controller_Verilog

说明：该程序包是SD卡/MMC卡控制器SDC的verilog语言包，它包括以下4部分：RTL源代码，测试平台，软件仿真文件，说明文件。-This source package is the SD card and MMC card controler model based on the Verilog language. It has the following 4 parts: RTL language, testbench, softw
<jinjin> 在 2025-03-05 上传 | 大小：1.58mb | 下载：0

[VHDL编程] fpga

说明：基于FPGA的信号调制，可产生正弦波，并进行ASK调制和AM调制-FPGA-based signal modulation, can produce sine wave, and the ASK modulation and AM modulation
<张沐松> 在 2025-03-05 上传 | 大小：7kb | 下载：0

[VHDL编程] sirenqiangdaqi

说明：设计一个4人参加的智力竞赛抢答计时器。电路具有回答问题时间控制功能。-4 participants to design a quiz answer in timer. Time control circuit has functions to answer questions.
<> 在 2025-03-05 上传 | 大小：6kb | 下载：0

[VHDL编程] Final

说明：This module contains a digital clock which can enables clock setup option and up to four alarms. This was targeted Virtex-5 FPGA (ML501) and interfaced with LCD display. and center, north and east push buttons.
<mvnvprasad> 在 2025-03-05 上传 | 大小：1.04mb | 下载：0

[VHDL编程] AHB_to_Wishbone_Verilog

说明：该源代码包是AHB总线到Wishbone总线的交接器，包括以下4个部分：RTL源代码，测试平台，软件测试程序，说明文档。-This source package is the AHB bus to Wishbone bus bridge(wrapper).It has the following 4 parts: RTL codes, testbench, software simulating files, help document
<jinjin> 在 2025-03-05 上传 | 大小：1.98mb | 下载：0

[VHDL编程] 2to10

说明：2 to 10 bcd under vhdl langage in maxplus2 good one
<adam> 在 2025-03-05 上传 | 大小：3kb | 下载：0

[VHDL编程] pid

说明：it is a matlab program for PID controller, which forms one of the basis system in control system.
<siva> 在 2025-03-05 上传 | 大小：4kb | 下载：0