[VHDL编程] alarm

说明：闹钟设计，VHDL，源代码。 -Alarm clock design, VHDL, the source code.
<车雪蓉> 在 2025-03-19 上传 | 大小：20kb | 下载：0

[VHDL编程] paixu

说明： 给定一个带期限的作业排序问题, n=5, (p1,p2,p3,p4,p5)=(6,3,4,8,5), (t1,t2,t3,t4,t5)=(2,1,2,1,1), (d1,d2,d3,d4,d5)= (3,1,4,2,4), 应用FIFOBB求使总罚款数最小的可行作业集J, 要求:实现对不同作业排序问题实例的求解，问题实例的输入数据存储在case.txt文件中。-Given a scheduling problem with the o
<zhoukejian> 在 2025-03-19 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog-Round-Robin-Arbiter-Model.tar

说明：Verilog Round Robin Arbiter Model
<pippo> 在 2025-03-19 上传 | 大小：1kb | 下载：1

[VHDL编程] any-timer

说明：有24/60进制的计时功能，又扩展到可以设计成任意进制计时器，简单实用-A 24/60 hex timing function, but also extended to the timer can be designed into any band, simple and practical
<tanqiliang> 在 2025-03-19 上传 | 大小：2kb | 下载：0

[VHDL编程] nixietube

说明：七段数码管显示，通过调整外部频率可在八个数码管上固定显示和轮换显示 -Seven-Segment LED display, by adjusting the external frequency can be fixed at eight digital display and display rotation
<tanqiliang> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] digital-frequency-meter

说明：VHDL实现的 数字频率计 数字频率合成DDS-VHDL implementation of the digital frequency meter DDS
<zeng32> 在 2025-03-19 上传 | 大小：3kb | 下载：0

[VHDL编程] ad0809vhdl

说明：用vhdl编写的ad0809，不过所实现的不能直接输入模拟信号，而是只能是整数信号-Prepared using vhdl ad0809, but can not be directly implemented by the input analog signal, but can only be an integer signal
<潘牧野> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] ad0809verilog

说明：这是用Verilog编写的ad0809，和之前的vhdl功能相似，不过开发环境部一样-It is written in Verilog ad0809, and before the vhdl function similar, but the Ministry of Environment as the development
<潘牧野> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] cnt10

说明：用Quartus II开发的一个十进制计数器，包括仿真波形，下载文件，是完整工程。-With the Quartus II development of a decimal counter, including the simulation waveform, download files, is the complete project.
<鲁才> 在 2025-03-19 上传 | 大小：145kb | 下载：0

[VHDL编程] f_subber

说明：用Quartus开发的全减器设计，用原理图实现的。-By using Quartus development of the whole design, implemented using schematics.
<鲁才> 在 2025-03-19 上传 | 大小：70kb | 下载：0

[VHDL编程] sin_gnt

说明：用Quartus开发的基于DDS的一个正弦波信号发生器。-Quartus development with a DDS-based sine wave signal generator.
<鲁才> 在 2025-03-19 上传 | 大小：231kb | 下载：0

[VHDL编程] count

说明：1．用VHDL设计具有清除端、使能端，计数范围为0~999的计数器，输出为8421BCD码； 2．用VHDL设计十进制计数器（BCD_CNT）模块、七段显示译码器电路（BEC_LED）模块和分时总线切换电路（SCAN）模块。 3．用MAX+plusⅡ进行时序仿真。 -1. VHDL design with a clear end to end so that the count range of 0 to 999 in th
<小白> 在 2025-03-19 上传 | 大小：204kb | 下载：0