[VHDL编程] sy6

说明：数字时钟，整点报时，有校分校时功能，底层用VHDL，顶层原理图-Digital clock, the whole point of time, when a school campus functions, the bottom with VHDL, top-level schematic
<1111> 在 2025-04-06 上传 | 大小：4kb | 下载：0

[VHDL编程] EEPROM

说明：控制器灯具有线和无线控制器采用STC11F02做的-Controller for lamp wired and wireless controller using STC11F02 to do
<上官> 在 2025-04-06 上传 | 大小：5kb | 下载：0

[VHDL编程] APDLL

说明：数字锁相环的FPGA设计与实现，用maxplus2实现的-DPLL FPGA design and implementation, with maxplus2 achieve
<yinuo> 在 2025-04-06 上传 | 大小：1.18mb | 下载：0

[VHDL编程] VerilogLessons

说明：A good tutorial for learning Verilog for Qucs
<Stanislav> 在 2025-04-06 上传 | 大小：382kb | 下载：0

[VHDL编程] Ji-jia-qi

说明：用 verilog实现的基于FPGA的出租车计价器，只有源代码，没有相关说明-The source is Taximeter which is complishment by language verilog on FGPA, some college students whose major is computer science may be related to it
<姚小明> 在 2025-04-06 上传 | 大小：14kb | 下载：0

[VHDL编程] digital-filter

说明：Verilog语言综合的固定频率的数字滤波器，用于滤除夹杂在固定频率信号上的杂波信号，包含了Quaetus工程和仿真文件。-Verilog language integrated fixed-frequency digital filter for filtering out mixed signals at a fixed frequency noise on the signal contains Quaetus engineeri
<张秋光> 在 2025-04-06 上传 | 大小：210kb | 下载：0

[VHDL编程] 32bit-RISC-CPU-IP

说明：使用Verilog语言实现的RISC精简指令集CPU IP核，该CPU具有32位数据宽度，5级流水线结构和指令预判和中断处理功能，适合Verilog语言深入学习者参考。-Using the Verilog language implementation of RISC Reduced Instruction Set CPU IP cores, the CPU has a 32-bit data width, 5-stage pipeli
<张秋光> 在 2025-04-06 上传 | 大小：33kb | 下载：1

[VHDL编程] Verilog-Example-Code

说明：verilog 实例代码，包含了初学者所需要的几乎全部的Verilog代码，适合初学者参考。-verilog code for instance, contains almost all beginners need the Verilog code, suitable for beginners reference.
<张秋光> 在 2025-04-06 上传 | 大小：242kb | 下载：0

[VHDL编程] SPI-And-I2C-Convert

说明：verilog语言实现SPI协议和IIC协议之间的转换。-verilog language to implement the SPI protocol and the protocol conversion between the IIC.
<张秋光> 在 2025-04-06 上传 | 大小：30kb | 下载：0

[VHDL编程] verilog-SPI-Controler

说明：使用Verilog语言实现的SPI控制器，包括SPI主机和从机代码。-Using the Verilog language implementation of SPI controllers, including SPI master and slave codes.
<张秋光> 在 2025-04-06 上传 | 大小：7kb | 下载：0

[VHDL编程] verilog-UART-Controler

说明：使用verilog语言实现的UART控制器，包含发送和接收部分，波特率可调。-Using the UART controller verilog language, including sending and receiving part, the baud rate is adjustable.
<张秋光> 在 2025-04-06 上传 | 大小：112kb | 下载：0

[VHDL编程] verilog-rom

说明：verilog 语言实现的ROM模块的代码。-ROM module verilog language code.
<张秋光> 在 2025-04-06 上传 | 大小：89kb | 下载：0