[VHDL编程] washmachine

说明：通过vhdl模拟洗衣机功能，实现对洗衣机的相关操作，是基于数字电路实验来开发的。-Simulated washing machine function with vhdl language。
<xingpanning> 在 2025-04-06 上传 | 大小：3.77mb | 下载：0

[VHDL编程] DDS_fir

说明：FFR滤波器在FPGA上的硬件实现，及检测！可以检测AD输入模块的滤波状况-FFR filter FPGA realize, can detect AD input data filtering effect
<於晶晶> 在 2025-04-06 上传 | 大小：1.46mb | 下载：0

[VHDL编程] vga_DMA

说明：VGA的的检测，VGA的驱动及其测试模块！-vga FPGA realize, can detect AD input data filtering effect
<於晶晶> 在 2025-04-06 上传 | 大小：3.17mb | 下载：0

[VHDL编程] floor

说明：通过修改宏定义，可实现任意层电梯控制，满足不同楼层的需求-Through the modification of a macro definition, can achieve any elevator control, meet different demand of the floors
<> 在 2025-04-06 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog-135-classic-example

说明：Verilog的135个经典设计实例.方便实用！-Verilog 135 classic example of design is convenient and practical!
<李联斗> 在 2025-04-06 上传 | 大小：111kb | 下载：0

[VHDL编程] Sixteen-hardware-multiplier

说明：vhdl 编学基于移位相加的16位硬件乘法器。-vhdl
<陈凡> 在 2025-04-06 上传 | 大小：1.92mb | 下载：0

[VHDL编程] clock_VHDL_and_sin_DDS

说明：设计一个时钟，能设置两个时间，到这两个时间能够控制自动响铃30秒。时间调整和定时的设置使用两个按钮实现。-design a clock which can set time by V HDL
<马路> 在 2025-04-06 上传 | 大小：705kb | 下载：0

[VHDL编程] VHDL_counter

说明：实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter
<马路> 在 2025-04-06 上传 | 大小：501kb | 下载：0

[VHDL编程] sap1

说明：SAP 1 ARCHITECTURE.HOW TO IMPLIMENT USING VERILOG-SAP 1 ARCHITECTURE.HOW TO IMPLIMENT USING VERILOG
<Muhammad umar> 在 2025-04-06 上传 | 大小：960kb | 下载：0

[VHDL编程] mac

说明：verilog 实现乘累加器 源代码 以及测试代码 mac.v mac_tb.v-verilog Achieved by the source code and test code accumulator mac.v mac_tb.v
<keyCSky> 在 2025-04-06 上传 | 大小：1kb | 下载：0

[VHDL编程] 4add

说明：verilog 实现两级流水线加法器 源代码 以及测试代码 adder16_2.v test_adder16_2.v-verilog Implement two pipeline adder source code and test code adder16_2.v test_adder16_2.v
<keyCSky> 在 2025-04-06 上传 | 大小：1kb | 下载：0

[VHDL编程] vgaz2

说明：用VHDL实现VGA信号控制的源代码 状态机 -VHDL implementation of the VGA signal with source code control state machine
<keyCSky> 在 2025-04-06 上传 | 大小：1kb | 下载：0