[VHDL编程] VGA显示的FPGA实现方法

说明：VGA显示的FPGA实现方法，包括原理和一个小例子。-the application of VGA display with FPGA,include theory and example
<王天权> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] sdramusevhdl

说明：sdram的vhdl实现 本文介绍了sdram的控制时序特征，并介绍了采用vhdl语言实现的sdram控制器的关键技术-SDRAM This paper introduces the realization of SDRAM timing control features, and introduces the VHDL language SDRAM controller of the key technologies
<cxr> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] Quaacounterx

说明：通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零-VHDL prepared by the Counter procedures, in a yet-tube shown above show hours, and seconds can be reset respectively
<Jake> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] counter16

说明：风格非常好 一六位计数器 无密码 质量很高-style very good counter-16 high quality Password
<zt> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] verilog_led

说明：基于Verilog HDL的数码管程序设计-Verilog HDL-based digital control programming
<蓝色的海> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] seven

说明：这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, thr
<daisichong> 在 2025-04-06 上传 | 大小：83kb | 下载：0

[VHDL编程] Binary_VGA_Controller

说明：terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
<llwww> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] eda1

说明：原理图方式实现8位全加器，文件类型为gdf ，vhd 文件-8-bit full adder schematic way, the file type for the GDF vhd file
<王建峰> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] encoder

说明：设计一个简单的RISC体系结构处理器的多周期指令译码器，完成指定6条指令译码。-Design a simple RISC processor architecture multi-cycle instruction decoder decoding instructions to complete the assigned 6.
<陈艳丽> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] syn_wr

说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock reading and writing will be introduced to the PLD, the author uses the CPU to read and write clock synchronized read
<一哥> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] jietiao

说明：基于verilog HDL的数字正交（调制）FPGA实现，仿真结果验证正确。vivado 2014- U57FA u4E8Everilog HDL u7684 u6570 u5B57 u6B63 u4EA4 uFF08 u8C03 u5236 uFF09FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u6B63 u786E
<陈涛> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] v

说明：statistical signal processing,verilog
<bhshn> 在 2025-04-06 上传 | 大小：82kb | 下载：0