[VHDL编程] SMG

说明：实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
<Yukioooo > 在 2025-01-10 上传 | 大小：3kb | 下载：1

[VHDL编程] AD9854programme

说明：利用FPGA启动AD9854进行扫频，用于频率特性测试仪。并通过Wify模块发送数据(FPGA is used to start AD9854 for frequency sweep, and is used for frequency characteristic tester. And send data through the Wify module)
<Chenweiyu14 > 在 2025-01-10 上传 | 大小：12.32mb | 下载：0

[VHDL编程] sfifo

说明：fifo 控制器，也是转载的，主要是为了积分(A fifo controller verilog descr iption.)
<123yyy > 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] IICPractice

说明：在FPGA上实现IIC总线发送接收的程序(The program of sending and receiving IIC bus on FPGA)
<giraffe1234 > 在 2025-01-10 上传 | 大小：3.29mb | 下载：0

[VHDL编程] project2

说明：基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication
<锂离子 > 在 2025-01-10 上传 | 大小：114kb | 下载：0

[VHDL编程] shiftreg44

说明：一个用来构成缓存原件的基础 计数器和移位寄存器(Base counter and shift register for a cache primitive)
<aasdd > 在 2025-01-10 上传 | 大小：5kb | 下载：0

[VHDL编程] src

说明：Spartan-3E. Working VHDL code for amplifier LTC6912, adc LTC1407A-1, dac LTC2624. Archive includes vhdl files and ucf file with comments. Create new project add files and it will be to work.
<evjen20 > 在 2025-01-10 上传 | 大小：8kb | 下载：0

[VHDL编程] FiniteStateMachine

说明：一个可以识别正则表达式的状态机，采用了多种Case描述，方便修改(A finite state machine designed for identifying expression patterns)
<BXYMartin > 在 2025-01-10 上传 | 大小：137kb | 下载：0

[VHDL编程] n-bit adder

说明：n-bit optimized adder using VHDL
<mohAdel9 > 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] 1602 clock

说明：简单显示时间功能 时-分-秒 以及 文字(Simple display time function - minute seconds and text)
<楚生 > 在 2025-01-10 上传 | 大小：8.94mb | 下载：0

[VHDL编程] Linux_rev3.1

说明：Altera FPGA PCIe驱动，在实际项目中使用(Altera FPGA PCIe driver, used in the actual project)
<qiangang > 在 2025-01-10 上传 | 大小：269kb | 下载：0

[VHDL编程] ethernet_loopback

说明：通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the cl
<marktuwen > 在 2025-01-10 上传 | 大小：22.83mb | 下载：0