[VHDL编程] Dragon-Heart_VERILOG.doc

说明：神州龙芯cpu的verilog设计规范，本规范适用于下列三种 Verilog代码文件的编写：1）可综合逻辑部件；2）虚拟部件（Virtual Component--VC）；3）测试模块（testbenches）。-The verilog design specification of BLX cpu
<Victor> 在 2025-02-26 上传 | 大小：65kb | 下载：0

[VHDL编程] code_VHDL

说明：无流水无cache的cpu代码，基于verilog，CPU 芯片的主频是 15.3MHz,FPGA 器件的资源占用率为 28 -cpu code with no water nor cache
<Victor> 在 2025-02-26 上传 | 大小：10kb | 下载：0

[VHDL编程] code-water-no-cache

说明：5级流水无cache的cpu代码，基于verilog，串行，两级流水-cpu code with no water nor cache
<Victor> 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] MULT

说明：用VERILOG实现乘法器功能，通过仿真验证-With VERILOG multiplier function is verified by simulation
<蚩建峰> 在 2025-02-26 上传 | 大小：395kb | 下载：0

[VHDL编程] MUX_8

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-02-26 上传 | 大小：92kb | 下载：0

[VHDL编程] add

说明：用verilog实现加法器程序，通过仿真验证-Adder verilog achieve program is verified by simulation
<蚩建峰> 在 2025-02-26 上传 | 大小：211kb | 下载：0

[VHDL编程] UART

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-02-26 上传 | 大小：40kb | 下载：0

[VHDL编程] pll

说明：用verilog实现奇数分频器程序，通过仿真验证-Odd divider program is verified by simulation with verilog
<蚩建峰> 在 2025-02-26 上传 | 大小：230kb | 下载：0

[VHDL编程] digita_clock

说明：spartan 3 7 segment clock display
<asra12> 在 2025-02-26 上传 | 大小：4.12mb | 下载：0

[VHDL编程] SAR_Send

说明：对altera的RS编解码IP核进行仿真，并且写了编解码的控制模块，用verilog实现，通过仿真，编码和解码功能正确。-test of RS code and RS decode,by using quartus ii9.0 with the IP core
<蔡金平> 在 2025-02-26 上传 | 大小：11.72mb | 下载：0

[VHDL编程] VHDL-uart

说明：本程序应用VHDL语言，详细描述了RS232串口协议，包括发送，接收，波特率的产生，模块化编程，对于初学者尤为有宜！-The program in VHDL language, the detailed descr iption of the RS232 serial protocol, including sending, receiving, and baud rate generation, modular programming
<wangsheng> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] labs_system_verilog_testbench

说明：system verilog testbench 对应代码。-labs for system verilog testbench
<李倩> 在 2025-02-26 上传 | 大小：70kb | 下载：0