[VHDL编程] edg_test_design

说明：边沿检测电路的程序，对于学习FPGA的语言非常重要，采用verilog语言编写。-Edge detection circuit program is very important for language learning FPGA using Verilog language.
<zhaorongjian> 在 2025-02-24 上传 | 大小：301kb | 下载：0

[VHDL编程] exp2

说明：流水灯的实验，正转反转等功能，实现流水灯顺序亮灭。-Light water experiments, are forward reverse function, water lamp light off sequentially. .
<zhaorongjian> 在 2025-02-24 上传 | 大小：52kb | 下载：0

[VHDL编程] Quartus91Crack

说明：Quartus91Crack，破解图文详解-Quartus91Crack, crack Xiangjie
<赵岩> 在 2025-02-24 上传 | 大小：1.73mb | 下载：0

[VHDL编程] ModelSim_6.5__Keygen

说明：ModelSim_6.5__Keygen，破解详解-ModelSim_6.5__Keygen, crack Xiangjie
<赵岩> 在 2025-02-24 上传 | 大小：861kb | 下载：0

[VHDL编程] Virtex-5-FPGA-Data-Sheet

说明：本程序基于xilinx fpga，v5，verilog语言，主要用于数据采集，采集频率可达500m，通过pingpang缓存进行数据转发。-The program xilinx fpga, v5, verilog language, mainly used for data acquisition, acquisition frequency of up to 500m, through data forwarding pingpang
<fuhai> 在 2025-02-24 上传 | 大小：682kb | 下载：0

[VHDL编程] Virtex-5-Family-Overview

说明：本文是xilinx fpga v5芯片家族的整体介绍，famliy view-This article is xilinx fpga v5 overall introduction of the chip family, famliy view
<fuhai> 在 2025-02-24 上传 | 大小：148kb | 下载：0

[VHDL编程] Virtex-5-FPGA-User-Guide

说明：本文基于xilinx fpga ，v5芯片，主要介绍如何使用，user guide-This article based on the the xilinx fpga v5 chip introduces how to use, user guide
<fuhai> 在 2025-02-24 上传 | 大小：4.62mb | 下载：0

[VHDL编程] RocketIO-GTX-Transceiver-User-Guide

说明：本文基于xilinx fpga v5 ，主要介绍rocket io的使用-This article is based the xilinx fpga v5, introduced the use of the rocket io
<fuhai> 在 2025-02-24 上传 | 大小：4.28mb | 下载：0

[VHDL编程] Virtex-5-FPGA-PCB-Designers-Guide

说明：本文基于xilinx fpga v5,主要介绍制作PCB时的一些事项-This article is based the xilinx fpga v5, introduces some of the issues when making PCB
<fuhai> 在 2025-02-24 上传 | 大小：620kb | 下载：0

[VHDL编程] Ethernet-MAC-User-Guide

说明：本文基于xilinx fpga ，v5,主要介绍如何用FPGA制作以太网-Based xilinx fpga, v5, describes how to use the FPGA making Ethernet
<fuhai> 在 2025-02-24 上传 | 大小：2.28mb | 下载：0

[VHDL编程] bin2chuan

说明：在FPGA开发板上座的输出波形的实验，输出波形通过示波器显示出来-// This is an example of a simple 32 bit up-counter called simple_counter.v // It has a single clock input and a 32-bit output port module simple_count(input clock , output reg [31
<zhanghf> 在 2025-02-24 上传 | 大小：312kb | 下载：0

[VHDL编程] chuan2bing

说明：Verilog语言实现的串行输出转换位并行输出的程序代码，并生成模块电路图-module b_c(dout,clk,clr,din) output dout input [3:0] din input clk,clr reg dout reg [3:0] q reg [1:0] cnt always@(posedge clk) begin
<zhanghf> 在 2025-02-24 上传 | 大小：1.61mb | 下载：0