[VHDL编程] shfrtled

说明：使用状态机思想实现VHDL LED跑马灯功能-Thinking of using the state machine VHDL LED Marquee function
<王佳骏> 在 2025-02-24 上传 | 大小：615kb | 下载：0

[VHDL编程] player

说明：该文件介绍了利用VHDL语言对ACE player的硬件设计，IP核文件-This document describes the use of VHDL hardware design language of the ACE player, IP core file
<于德洋> 在 2025-02-24 上传 | 大小：4kb | 下载：0

[VHDL编程] play_bench

说明：用于对ACE JTAG Player设计的IP核文件进行测试和检验-Testing and inspection for the ACE JTAG Player IP core design files
<于德洋> 在 2025-02-24 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA-led-code

说明：用Verilog实现LED亮灯的程序，适合初学者掌握，是Altera公司的-Verilog to achieve LED lighting program, suitable for beginners to master, Altera Corporation
<王网> 在 2025-02-24 上传 | 大小：284kb | 下载：0

[VHDL编程] FPGA_uart

说明：FPGA实现UART功能，代码描述很清楚，对于学习FPGA通信的学员有很大帮助。-FPGA UART functions, the code is very clear descr iption of great help to students for learning FPGA communication.
<王网> 在 2025-02-24 上传 | 大小：610kb | 下载：0

[VHDL编程] FPGA_beep

说明：ＦＰＧＡ实现蜂鸣器功能，代码虽然简单，对初学者还是很有帮助的，感受一下ＦＰＧＡ编程的魅力-FPGA implementation buzzer function code, though simple, is helpful for beginners, to experience the charm of FPGA programming
<王网> 在 2025-02-24 上传 | 大小：394kb | 下载：0

[VHDL编程] 53147HDLC

说明：hdlc协议的相关程序，用verilog语言编写，供大家交流学习- hdlc protocol procedures using Verilog language for the exchange of learning
<zql> 在 2025-02-24 上传 | 大小：68kb | 下载：0

[VHDL编程] 680605rece_7E

说明：hdlc协议的相关程序，用verilog语言编写，供大家交流学习-hdlc protocol procedures using Verilog language for the exchange of learning
<zql> 在 2025-02-24 上传 | 大小：2kb | 下载：0

[VHDL编程] 3239crc_verilog

说明：用verilog语言开发的一段VHDL协议的代码，仅供参考交流，写的比较简单-Verilog language development for some VHDL code of the agreement, are for reference only exchange, is relatively simple to write
<zql> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_VHDL

说明：VGA 视频 VHDL 原代码, 当然你需要FPGA板去调试改变. 仅仅看作好的原始参考-VGA video VHDL source code, of course, you need to FPGA board to debug changed. Merely as good the original reference
<Scott Reed> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] key_scan

说明：按键消抖！verilog版本的，延时程序，已经过测试-Key debounce verilog version, the delay procedure has been tested
<追风> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] EDAbaluqiangdaqi

说明：本系统共由抢答单元、答题单元和报警单元等三部分组成。 首次进行时，主持人设置答题时间，再按一次清零开关，报警器发出声音提示抢答开始，同时抢答锁存模块开始工作，抢答定时器开始减计数，并将时间通过译码电路显示在数码管上。当在规定的时间内，有选手抢答时，抢答锁存模块就将该选手的号码锁存，其他的选手的抢答无效，同时报警器发出警报，定时器停止工作，抢答时间和该选手的号码分别通过数码管显示出来。当规定的时间到并且没有人抢答，定时器递减到0，并通
<卢广昌> 在 2025-02-24 上传 | 大小：11kb | 下载：0