[VHDL编程] ccd

说明：自己写的一个tcd1209d的时序驱动代码，是用verilog语言编写的，可以借鉴-Of write a tcd1209d of timing-driven code, Verilog language, can learn from
<任慧建> 在 2025-02-19 上传 | 大小：2kb | 下载：0

[VHDL编程] ccd

说明：一种ccd驱动程序，是verilog编写的。值得大家去学习。-A ccd driver is written in verilog. Worth to learn.
<任慧建> 在 2025-02-19 上传 | 大小：3kb | 下载：0

[VHDL编程] SF-CY3-FPGA

说明：SF-CY3 FPGA套件开发指南Ver3.00,要学习的同学值得看一看-SF-CY3 FPGA Suite Developer' s Guide Ver3.00, students to learn is worth a look
<任慧建> 在 2025-02-19 上传 | 大小：8.47mb | 下载：0

[VHDL编程] 4wire-driver-of-FPGA

说明：ALTERA公司飓风二ep2c5与触摸屏的接口代码。-ALTERA Company hurricane ep2c5 with touch screen interface code.
<amlin> 在 2025-02-19 上传 | 大小：74kb | 下载：0

[VHDL编程] CHENLI_VHDL_FINAL

说明：四个按钮代表加法，减法，乘法和输入。也有8个二进制开关，用于输入两个操作数为每个计算。四位十六进制显示所选择的操作数和计算结果。-You will design a hexadecimal calculator.four push buttons represent Addition, Subtraction, Multiplication and Enter. There are also eight binary switches
<Li Chen> 在 2025-02-19 上传 | 大小：395kb | 下载：0

[VHDL编程] two-of-the-state-machine-written

说明：文档中主要介绍状态机的两种写法--竖着写(在状态中判断事件)和横着写(在事件中判断状态)。-The document introduces two of the state machine written- bristling write (write (in the incident to determine the state judge in the state in the event) and sideways).
<郑星> 在 2025-02-19 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDLproject-by-Qian-Yu

说明：创建一个实时的视频处理器采用了FPGA技术的系统设计与VHDL。在这个项目中，我们实现滑动窗口滤波器，Sobel算子，一系列传感器和数字显示器VGA模块。-create a real-time video processor using FPGA technology in the course System Design with VHDL. In the project we implement modules for slid
<Li Chen> 在 2025-02-19 上传 | 大小：2.19mb | 下载：0

[VHDL编程] 7segment-display-VHDL

说明：使用的NEXYS2原型设计电路板的7段编码器模拟-using the NEXYS 2 prototyping board Simulate the 7-segment encoder
<Li Chen> 在 2025-02-19 上传 | 大小：166kb | 下载：0

[VHDL编程] adc0804

说明：从ADC0804 的通道IN+输入0~5V 之间的模拟量，通过ADC0804 转换成数字量在数码管上以十进制形成显示出来。-From the ADC0804' s channel IN+ analog input between 0 ~ 5V through ADC0804 conversion to digital, digital tube to decimal form is displayed.
<李庆龙> 在 2025-02-19 上传 | 大小：413kb | 下载：0

[VHDL编程] data_gen

说明：产生随机的prbs序列。用于receiver的测试。误码率的测试等待-Generates random prbs sequence. For receiver testing. BER test wait
<lexie> 在 2025-02-19 上传 | 大小：1kb | 下载：0

[VHDL编程] prbs

说明：verilog 格式的prbs数据。可以用于对发射机和接收机的误码率的测试-verilog format prbs data. Can be used for the testing of the transmitter and receiver BER
<lexie> 在 2025-02-19 上传 | 大小：1kb | 下载：0

[VHDL编程] Altera-FPGA-TimeQuest

说明：在Altera的FPGA中实现高速Link口的时序约束方法-The timing constraints Methods in Altera' s FPGA to achieve high-speed Link port
<zhouwei> 在 2025-02-19 上传 | 大小：464kb | 下载：0