[VHDL编程] DCO_ST

说明：单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
<刘超> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] MDIO

说明：网络PHY88E1111的 寄存器 通讯协议的 verilog描述 能实现 lookback 能读出PHY的资料-The register communication protocol Verilog descr iption of the network PHY88E1111 lookback can read the PHY data
<tianfuhe> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] DPLL_TEST

说明：单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
<刘超> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] gen_clk

说明：占空比可变的信号发生器 解释的好麻烦那 不知道怎么解释-A variable duty cycle signal generator
<刘超> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] fpga_GRT

说明：PWM信号发生器，可进行频率调整带宽30M，可进行占空比调整精度0.02 -PWM signal generator, adjust the frequency bandwidth of 30M, 0.02 of the duty cycle can be adjusted accuracy
<曹亮亮> 在 2025-02-12 上传 | 大小：10.55mb | 下载：0

[VHDL编程] Golf_Test

说明：用verilog语言实现的高尔夫模拟机下位机检测，参数包括速度、仰角和偏角。-Verilog language golf simulator under-bit machine detection parameters include speed, elevation and declination.
<孙尚超> 在 2025-02-12 上传 | 大小：20.28mb | 下载：0

[VHDL编程] seg7

说明：通过Verilog语言，显示七段数码管，在cycloneI上能正确显示-Verilog language, showing seven-segment LED display correctly, cycloneI
<郭建成> 在 2025-02-12 上传 | 大小：2kb | 下载：0

[VHDL编程] EDA

说明：vhdl语言编写的交通灯。有程序有电路图。-The VHDL language the traffic lights. There is a program to the circuit diagram.
<阎晓宁> 在 2025-02-12 上传 | 大小：27.5mb | 下载：0

[VHDL编程] clock-pro

说明：一款用verilog 编写在经典时钟程序，很好用，和大家分享了-A verilog prepared in the classic clock program, easy to use, and to share with you! ! !
<*飞> 在 2025-02-12 上传 | 大小：371kb | 下载：0

[VHDL编程] h_adder

说明：半加器VHDL代码，包含所有文件，较清晰-Half adder VHDL code, including all documents, clearer
<徐威威> 在 2025-02-12 上传 | 大小：107kb | 下载：0

[VHDL编程] src

说明：n位二进制绝对值减法器，基于FPGA的硬件语言-n-bit binary absolute value subtraction, FPGA-based hardware language
<韩凯> 在 2025-02-12 上传 | 大小：4kb | 下载：0

[VHDL编程] dtrigger

说明：在Quartus软件中用Verilog HDL编写的D触发器的源代码-In the the Quartus software using the Verilog HDL prepared D flip-flop the source code
<徐鑫> 在 2025-02-12 上传 | 大小：2kb | 下载：0