[VHDL编程] prj_5

说明：FIFO Using MyFIFO_Block_Memory_v7_1 with verilog code
<amin> 在 2025-02-12 上传 | 大小：282kb | 下载：0

[VHDL编程] prj_2

说明：a practical project using blk_mem_gen_v7_1_Veriloge
<amin> 在 2025-02-12 上传 | 大小：27.37mb | 下载：0

[VHDL编程] randomizervhdl

说明：Randomizer Vhdl he RTL now is working correctly, and the TB also is working but there is a problem in the sequence of the reset and and the load
<amrnour> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] lab1

说明：电子琴，自动播放，手动播放，录音功能-Keyboard, autoplay, manual playback, recording function, etc.
<张凡> 在 2025-02-12 上传 | 大小：1.87mb | 下载：0

[VHDL编程] qdq

说明：设计一个可容纳6组(或4组)参赛的数字式抢答器，每组设一个按钮，供抢答使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。设置一个主持人“复位”按钮。主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2~3秒的音响。设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分，答错一次减10分 -The design can accommodate a gr
<李明> 在 2025-02-12 上传 | 大小：2kb | 下载：0

[VHDL编程] Five

说明：用Verilog语言写程序，实现对初始时钟的五分频-Verilog language used to write programs, one-fifth of the clock frequency
<潘小宾> 在 2025-02-12 上传 | 大小：4.85mb | 下载：0

[VHDL编程] MATHM60

说明：用Verilog语言写程序，实现对初始计数器60进一-Verilog language used to write programs to achieve the initial counter 60 a
<潘小宾> 在 2025-02-12 上传 | 大小：1.1mb | 下载：0

[VHDL编程] Twofenpin

说明：用Verilog语言写程序，实现对初始时钟的两分频-Verilog language used to write programs, two points of the initial clock frequency
<潘小宾> 在 2025-02-12 上传 | 大小：3.32mb | 下载：0

[VHDL编程] signal-generator

说明：Design of DDS signal generator based on VHDL+FPGA, has been through the adjustable, can be directly used, simulation -DDS signal generator circuit design, Verilog source code, can be directly used, simulation
<李静璐> 在 2025-02-12 上传 | 大小：1.97mb | 下载：0

[VHDL编程] cpu

说明：用VHDL写的一个cpu程序，可以在实验台上运行运行，包括各种基本的寻址方式，里面还含有每个模块的波形-Use VHDL to write a cpu program that can run on the bench run, including a variety of basic addressing modes, which also contains the waveform of each module
<sherrytonger> 在 2025-02-12 上传 | 大小：2.35mb | 下载：0

[VHDL编程] vgachar

说明：在FPGA内部产生一个有字符的视频，并通过VGA显示到显示屏。-Within the FPGA to generate a character video and VGA display to display.
<mingzhanghui> 在 2025-02-12 上传 | 大小：1.59mb | 下载：0

[VHDL编程] clock_seg

说明：用FPGA分频，做一个有时分秒的时钟，并用数码管显示-FPGA divide a sometimes every minute clock, and digital display
<mingzhanghui> 在 2025-02-12 上传 | 大小：3.22mb | 下载：0