[VHDL编程] ModelSim

说明：ModelSim下用SystemC做设计验证方法与示例-ModelSim using SystemC to do design verification methods and sample
<邹积银> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] EDAFIR

说明：采用vhdl代码编写的滤波器仿真，对初学者有一定的帮助。-Vhdl coding using filter simulation, there is some help for beginners.
<韩亦勇> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] Fre_Counter_verilog

说明：基于ep3c25的FPGA频率计的简单设计（用verilog HDL），直接打开即可-FPGA frequency counter based on ep3c25 of simple design (using verilog HDL), can directly open the ... ...
<yunhen> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] wave_finish

说明：基于quartus2的信号发生器，可产生正弦，三角，方波-Based quartus2 signal generator can produce sine, triangle, square wave. .
<aaaajjjj> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] ModelSim-code

说明：用modelsim以及systemC发在一些小例子和使用心得-Made with modelsim and systemC use in some small examples and experiences
<王天> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] ModelSim_chinese

说明：ModelSim全套中文手册 东西还挺全的 个人觉得对初学者而言还是挺有必要看看的-Getting Started tutorial Amy FPGA series of experiments a number of entry-e-studio programs verilog
<应清> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] ieee1588_megacore_fpga_ip

说明：Ieee1588 ip core(ixat)
<Denis> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] QIANGDA

说明：基于FPGA的抢答器，verilog HDL 源码-FPGA-based Responder, verilog HDL source
<> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] S1_38yima

说明：EP1C6，38译码器的简单代码，已编译通过-EP1C6 38 decoder simple code, compiled by
<刘鹏> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] Crack_QII_13

说明：Quartus II 13.0 lisence crack-Quartus II 13.0 lisence crack
<M> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] ADD

说明：含异步清零和同步时钟使能的4位加法计数器的设计-Synchronization with asynchronous clear and clock enable the addition of four counter design
<张琳> 在 2025-03-17 上传 | 大小：1.09mb | 下载：0

[VHDL编程] PEX8311_test

说明：PEX 8311 OK PCI e cycloneIII altera quartus FPGA CPLD
<寒雪亮> 在 2025-03-17 上传 | 大小：1.09mb | 下载：1