[VHDL编程] digifilter.tar

说明：verilog实现的数字滤波器，用于fpga-Verilog realize the digital filter for the FPGA
<枫叶鹏> 在 2025-02-06 上传 | 大小：1.08mb | 下载：0

[VHDL编程] clock

说明：可调式时钟，可对时钟每位进行加减，被调整位闪烁显示-Adjustable clock, each clock can add or subtract, to be adjust-bit flash display
<abelwang> 在 2025-02-06 上传 | 大小：1.08mb | 下载：0

[VHDL编程] vhdl-pipeline-mips_latest.tar

说明：pipeline mips in vhdl
<aliakbar> 在 2025-02-06 上传 | 大小：1.08mb | 下载：0

[VHDL编程] MCUaFPGA

说明：一款MCU及FPGA开发板的整套资料，可供初学者学习-MCU and FPGA development board a set of information for beginners to learn
<达> 在 2025-02-06 上传 | 大小：1.08mb | 下载：0

[VHDL编程] ddsfinal1

说明：verilog语言实现的dds代码，并行通信，生成四种波形，大赛编写的代码，modelsim仿真-verilog language dds code,modelsim debug
<杨天> 在 2025-02-06 上传 | 大小：1.08mb | 下载：0

[VHDL编程] Altera-datasheet

说明：altera data sheet for stratix-altera data sheet for stratixII
<hua> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] LCD12864

说明：utilizing verilog achieve the implement of lcd12864 (no word stock)display of Chinese characters-utilizing verilog achieve the implement of lcd12864 (no word stock)display of Chinese characters
<whb> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] STA_plan_routing

说明：关于数字逻辑设计中静态时序分析和布局布线相关的资料。-Static timing analysis in digital logic design and layout information.
<yy> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] counter

说明：四位计数器设计，完整的设计工程文件在counter文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder...
<xiebaiyuan> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] ALINX9226_DB4CE15

说明：ad9226双通道，两片ad9226，12位数据口-Ad9226 dual channel, two ad9226, 12 bit data export
<赵仕哲> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] SPWM1

说明：通过三角载波与正弦波的比较，实现SPWM调制算法，可应用与电机控制等领域-By comparing the triangular carrier wave and sine wave to achieve SPWM modulation algorithm can be applied to the motor control and other fields
<cpf> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] total

说明：综合应用程序，包括VGA显示，温度测量等，便于初学者掌握使用verilog HDL语言的进行综合设计和使用(Comprehensive application program, including VGA display, temperature measurement and so on, is easy for beginners to master and use Verilog HDL language for comprehe
<victorfan2017> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0