[VHDL编程] chap9

说明：用assign 语句描述的三态门，三态双向驱动器，3-8 译码器，8-3 优先编码器-With the assign statement describing the three-state gate, three-state bi-directional drive, 3-8 decoder ,8-3 priority encoder, etc.
<chencong> 在 2025-02-06 上传 | 大小：7kb | 下载：0

[VHDL编程] graphicallcd_latest.tar

说明：grapic automatically delete the directory of debug and directory of debug
<Thuan> 在 2025-02-06 上传 | 大小：4kb | 下载：0

[VHDL编程] time

说明：电子钟实现 包含数字跑表 万年历 设置三个闹钟 时间，日期调整-Clock to achieve with digital stopwatch calendar set three alarm time, date, adjust
<楚辰> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] FINAL_OUT.VHD

说明：this is a vhdl program to test your LCD
<sreeji> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] fre500000

说明：等精度数字频率计的Verilog源码，从上到下的设计思路，分为6个模块。上过Altera公司的FPGA板。 供大家参考，希望大家不要照抄！-Such as precision digital frequency meter Verilog source code, from top to bottom of design ideas, divided into six modules. Been to Altera' s FP
<程永生> 在 2025-02-06 上传 | 大小：2.82mb | 下载：0

[VHDL编程] upload

说明：包含三个Project 两个开发板为altera FPGA，另一个为51板。功能：TFT 开发。 包含点亮测试，及OTP等。-Project 2 consists of three development boards for altera FPGA, the other for 51 boards. Function: TFT development. Contains the light test, and the OTP an
<jeny> 在 2025-02-06 上传 | 大小：18.98mb | 下载：0

[VHDL编程] v

说明：verilog code for a synthesizer based on Terasic s Multimedia development board. (MTDB) and Altera FPGA.
<ahmadyan> 在 2025-02-06 上传 | 大小：35kb | 下载：0

[VHDL编程] lab4

说明：vhdl uart lab ENTITY uart IS PORT ( SIGNAL clock,reset : IN STD_LOGIC SIGNAL sdatain : IN STD_LOGIC SIGNAL oready, sdataout : INOUT STD_LOGIC SIGNAL iready : INOUT STD_LOGIC S
<work> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] shukongdianyabiao

说明：使用51单片机以及键盘液晶作为人机互动，输入你想输入的电压值，端口就输出相应的二进制数-51 MCU and LCD using the keyboard as a human-computer interaction, input you want to input voltage value, the port on the output of the corresponding binary number
<潘存华> 在 2025-02-06 上传 | 大小：54kb | 下载：0

[VHDL编程] spmem.tar

说明：Sinlge port RAM VHDL/Verilog design
<Ravi> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] eeprom_i2c.tar

说明：I2C EEPROM verilog simulation model
<Ravi> 在 2025-02-06 上传 | 大小：620kb | 下载：0

[VHDL编程] dpmem2clk.tar

说明：Dual port memory VHDL/Verilog design
<Ravi> 在 2025-02-06 上传 | 大小：3kb | 下载：0