资源列表
[VHDL编程] DDR_SDRAMDesignTutorials
说明:Altera公司的基于NIOSII设计DDR和DDR2内存的资料,很有帮助的,-Based on Altera' s DDR and DDR2 memory NIOSII design information, useful,<iyoung> 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] Oreilly.Programming.Google.App.Engine.Nov.2009.ra
说明:E-book: Oreilly.Programming.Google.App.Engine.Nov.2009<hank8617> 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] cyclone_SignalTapII_Test
说明:cyclone SignalTapII 应用-cyclone SignalTapII Test<相同> 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] 1G-NANDP1G-DDR3-(Rev_01)
说明:1G Bit (129Mx8) Nand flash / 1G Bit (8Mx16x8Banks) DDR3 SDRAM<waltor> 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] calculator
说明:基于FPGA DE2开发板的计算器设计。Verilog语言编写。矩阵键盘输入,LCD1602显示。程序包括按键扫描模块、数值处理计算模块和LCD控制写模块等。-Calculator design based on FPGA DE2 development board. language use Verilog. Matrix keyboard input, LCD1602 display. Program includes key s<尹仁超> 在 2025-01-21 上传 | 大小:3.01mb | 下载:1
[VHDL编程] clock_display
说明:自己用verilog语言编写的数字钟程序,能在Alter公司的DE0板上完美运行,能时间计时,日期,闹钟,秒表的功能。 欢迎交流学习。-The digital clock program which developed by verilog language can run at Alter DE0 board, to the time time, date, alarm clock, stopwatch function.<黄杰> 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] sw_bit8_latch
说明:組合8個開關防彈跳,再加栓鎖電路,可讓開關動作更穩定-A combination of eight key anti-bounce, plus latch circuit allows the switching action is more stable<chen y y > 在 2025-01-21 上传 | 大小:3.01mb | 下载:0
[VHDL编程] DE2_115_Default
说明:DE2-115板出厂时带有一个默认的配置位流,它演示了板的一些基本特性。(The DE2-115 board is shipped from the factory with a default configuration bit-stream that demonstrates some of the basic features of the board.)<流火守夜人> 在 2025-01-21 上传 | 大小:3.01mb | 下载:1