[VHDL编程] IIR

说明：环路滤波器的FPGA实现，使用VERILOG语言，ISE13.2编译环境-The loop filter FPGA realizing, use VERILOG language, ISE13.2 compile environment
<法克尤> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] Controll

说明：采用verilog实现控制整个解码项目的控制程序 -the Control program of Decode
<huangqiunan> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] testbench

说明：FPGA逻辑实验中，用VHDL语言实现IP核生成的实验。-FPGA logic experiment, with VHDL language implementation IP nuclear generated experiment.
<王平丽> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] async_transmitter

说明：RS232的FPGA code，利用Verilog實現傳輸的部分。
<AA> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] 2

说明：利用VHDL语言编程，产生一组PWM波，PWM波的频率为10kHz,占空比00—100 可调-VHDL programming, resulting in a set of PWM wave PWM wave frequency is 10kHz, and 00-100 duty cycle adjustable
<michael> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] fsk

说明：FSK 完整 支持两板间 通信 位同步 帧同步-FSK full support for communication between the two plates synchronization fr a me synchronization
<张先生> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] qpsk

说明：QKSK 调制 解调 调试成功 -QKSK modem debugging success
<张先生> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] encrypt

说明：完成汽车用HITAG2加密方式，用verilog完成-Completed the automotive HITAG2 encryption completed, with verilog
<liwenyi> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] cx

说明：变模可逆计数器的VHDL功能描述，是数字锁相环的一个期间的程序-Reversible counter variable mode
<非> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] keyboard

说明：verilog FPGA开发板4*4键盘代码，正确可实现-4*4keyboard diven by verilog
<fsr> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] counterms

说明：verilog语言写的可置数的倒计时计数器，共四位bcd码，分别为分钟两位和秒两位。波形完美无毛刺.开发环境没找到verilog只好写了vhdl-verilog based counter for minutes and seconds
<yhl> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] loop

说明：loop filter IIR for pll Fm demodulator
<bob> 在 2024-10-08 上传 | 大小：1024 | 下载：0