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[VHDL编程] signaddsub12
说明:vhdl coding for signed adder substractor<Goli.Shiva> 在 2024-10-12 上传 | 大小:1024 | 下载:0
[VHDL编程] crc_ccit_8
说明:crc_ccit, 数据位宽为8,verilog编码-crc_ccit, datawidth is 8,coding by verilog<chenk> 在 2024-10-12 上传 | 大小:1024 | 下载:0
[VHDL编程] frequency_divider
说明:分频器的编程思路为:32MHZ经过第1次分频变成1KHZ,再经过第2次分频变成100HZ,分别输出两次分频结果。-Divider of programming ideas for: 32MHZ after the first band to become a sub-sub-1KHZ, and then after the 2nd sub-band into a 100HZ, respectively, the results of t<安安> 在 2024-10-12 上传 | 大小:1024 | 下载:0
[VHDL编程] Full_adder
说明:全加器的VHDL逻辑编程,外加两个全功能,这个过程有些简单,但可能有一些初学者的帮助。-Full adder VHDL logic programming, plus two full-function, this process some simple, but there may be some beginners help.<孔凯敏> 在 2024-10-12 上传 | 大小:1024 | 下载:0