[VHDL编程] addersubtractor10

说明：vhdl coding for adder subtractor used in dct
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[VHDL编程] signaddsub12

说明：vhdl coding for signed adder substractor
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[VHDL编程] crc8_4

说明：crc8代码 数据位宽为4 ，用verilog编的码-crc8 datawidth 4 verilog
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[VHDL编程] crc12_4

说明：数据位宽为4，crc12，verilog编写-crc12 datawidth is 4，coding by verilog
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[VHDL编程] crc16_8

说明：crc16,数据位宽为8，verilog编码-crc16 ,datawidth is 8,coding by verilog
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[VHDL编程] crc32_8

说明：crc32,数据位宽为8，verilog编码-crc32，datawidth is8,coding by verilog
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[VHDL编程] crc_ccit_8

说明：crc_ccit, 数据位宽为8，verilog编码-crc_ccit, datawidth is 8,coding by verilog
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[VHDL编程] AD

说明：基于ADC0809的数据采集系统，对0~5V电压采集，显示到数码管显示-ADC0809 based data acquisition system, for 0 ~ 5V voltage of the collection, display to the digital tube display
<liuyong> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] vending

说明：vending machine for Quartus 8.1 version. verilog , vhdl code
<ww> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] frequency_divider

说明：分频器的编程思路为：32MHZ经过第1次分频变成1KHZ，再经过第2次分频变成100HZ，分别输出两次分频结果。-Divider of programming ideas for: 32MHZ after the first band to become a sub-sub-1KHZ, and then after the 2nd sub-band into a 100HZ, respectively, the results of t
<安安> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：计数器整体的功能为完成计数定时（00：00—59:59:99），要完成1个小时的计数范围-The overall function of the counter from time to time for the completion of counting (00:00-59:59:99), to complete the count range of 1 hour
<安安> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] scanner

说明：扫描显示译码控制部分用一个频率1KHz的信号扫描一个多路选择器，实现对六位已经锁存的计数结果的扫描输出-Scan revealed a decoding control part of the signal with a frequency of 1KHz scan more than one MUX to achieve a count of six has been the results of the scan latch out
<安安> 在 2025-01-18 上传 | 大小：1kb | 下载：0