[VHDL编程] jiaotongdeng

说明：以FPGA为开发平台的交通信号系统，带有倒计时和蜂鸣器功能。-To FPGA development platform for the traffic signal system, with a countdown and the buzzer function.
<AJ> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] add

说明：自己用verilog写的加法器，时序仿真已经通过-Their own written with verilog adder, timing simulation has been adopted
<莫少宁> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] clk_divider

说明：Simple Clk Divider for FPGA design in Verilog -Simple Clk Divider for FPGA design in Verilog
<h_j_tel> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] viterbi

说明：对于语音信号的Viterbi算法的简单仿真实现 在QuartusII下-Viterbi algorithm for speech signals simple simulation to achieve in the next QuartusII
<房先生> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] Soda_Machine

说明：drink machine finite state machine
<zhaowf> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] fifo.v

说明：This the source code for FIFO -This is the source code for FIFO
<Vishal katba> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] dual

说明：This module defines a Synchronous Dual Port Random Access Memory.
<kokonut> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] GrayCounter2

说明：gray counter for async FIFO design
<zismad> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] dds

说明：高精度高速正弦波生成，正弦波相位和正弦波频率可调。-make sin
<sunhao> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] RGB_TO_YUV

说明：converter rgb to yuv
<cyberia> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] Codeur_SP

说明：quadrature encoder state machine
<cyberia> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] DC_Removal

说明：DC removal vhdl code
<cyberia> 在 2024-10-12 上传 | 大小：1024 | 下载：0