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[VHDL编程SCRAMBLER

说明:32位扰码器的verilog代码,编译通过-The Verilog code of 32_bit scrambler
<朱猪> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程SFIFO

说明:可以实现任意位的同步FIFO的verilog实现-the verilog code of a common SFIFO
<朱猪> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程multiplier_booths

说明:a verilog code for booths multiplier has been uploaded, simple architecture.
<JK> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程cordic

说明:This attachment consists of the coordinate rotation digital computer algorithm code which is most use algorithm in signal processing
<bharat kumar> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程fir1

说明:this file consists of simple FIR filter designed with the fixed coefficients
<bharat kumar> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程01

说明:有关VHDL语言,对于EDA实验中交通灯的设计 是硬件和软件的结合-The VHDL language, for the EDA experiments traffic lights is designed to be a combination of hardware and software
<menghang> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程dds

说明:基于FPGA的直接数字频率合成器(DDS)的设计-FPGA-based direct digital frequency synthesizer (DDS) design of
<sunshine> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程UART

说明:基于NIOS2的串口初始化设计程序,在应用中只要加上这个初始化就可完成所有的初始化任务-Based on the serial port initialization NIOS2 design process, in applications, coupled with this initialization can be completed as long as all of the initialization task
<李成有> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程Clock_generator

说明:Verilog source code for a clock generator
<austin> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程NewFolder

说明:these are some verilog codes
<soumya> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程code

说明:用dff方法实现二分频,行为描述实现二分频,二分频,投票代码,有限状态机-Dff method used to achieve two-way, behavioral descr iptions to achieve two-way, two-way, voting codes, finite state machine
<deeemon> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程div_res

说明:这是一个用VERILOG实现的除法的指令,用状态机实现的,希望对大家有用-THIS IS A CODE FOR DIV OF VERILOG。ITS USEFUL...
<tom> 在 2024-11-16 上传 | 大小:1kb | 下载:0
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