[VHDL编程] outshiftreg

说明：本代码实现了输出移位寄存器功能，初学者可以借鉴学习-This code implements the output shift register functions, beginners can learn to learn
<tom> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] shuizhongvhdl

说明：这时一个数字钟的VHDL程序，有计时、校时、整点报时功能，很适合做EDA设计之用-When a digital clock in VHDL procedures, time, school hours, the whole point timekeeping function, it is suitable for use in EDA Design
<小黄> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] counterfour

说明：verilog code for counter four
<vmreddy> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] PC8501

说明：本程序为Verlog语言程序，采用QUARTUS6.0编写，程序实现的功能是控制AD2S80的转换和和数据总线上数据的读取-This program is Verlog language program, using QUARTUS6.0 preparation, program implementation function is to control the conversion and AD2S80 and data bus to
<chendongkui> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Debouncer_Ver2

说明：super fast debounce button on vhdl, xilinx xc
<Terente> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] PISO

说明：It is then register ( shifter) PISO ( Parallel - in, serial - out)-It is then register ( shifter) PISO ( Parallel- in, serial- out)
<L.S> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmlbeh

说明：This code implements the behavioral modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file.
<sidd> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmlstruct

说明：This code implements the structural modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmrbeh

说明：This code implements the behavioral modelling of a Moore type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmrstruct

说明：This code implements the structural modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] unishift

说明：An universal shift register performs the following tasks load, right shift ,left shift and parallel load as the selection inputs are 00,01,10,11 respectively. Such a register is implemented here in Quartus.
<sidd> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] dfre

说明：在对信号频率进行测量的研究过程中，设计了三个测量档位，在不同的档位的到频率的精确度也不同，并且选择不同档位，相应的小数点的位置也不同。-In the study to measure signal frequency, the design of the three measuring stalls in different stalls to the frequency accuracy are different, and the
<张晶> 在 2024-11-17 上传 | 大小：1kb | 下载：0