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[VHDL编程h2d

说明:使用Verilog语言编写的16进制转10进制程序-Verilog language using hexadecimal decimal program turns 10
<白小白> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程b2d

说明:使用Verilog语言编写的2进制转10进制程序-Using Verilog language binary program turns 10 decimal
<白小白> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程jtd

说明:基于verilog HDL描述的交通灯系统设计-Traffic Light System verilog HDL descr iption based
<冯华> 在 2024-11-17 上传 | 大小:4.21mb | 下载:0

[VHDL编程my_first_fpga

说明:第一个FPGA程序的开发测试,用于DE1开发板的调试程序-The first FPGA development and testing program for debugging DE1 development board
<冯华> 在 2024-11-17 上传 | 大小:5.75mb | 下载:0

[VHDL编程sdi_nrzi_enc

说明:BT1120格式的NRZI编码,并行算法-NRZI encoding BT1120 format, parallel algorithm
<黄木东> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程201604plj

说明:利用FPGA测试信号的频率,利用内部高速计数器和等精度测量方法,实现对外部信号的精确测频。测量范围10Hz~100M。-FPGA using the frequency of the test signal, and using the internal high-speed counters and other precision measurement method for accurate measurement of the f
<王昕峰> 在 2024-11-17 上传 | 大小:2.26mb | 下载:0

[VHDL编程CRC32_D64

说明:10G以太网,64b比特CRC32计算,10G以太网,64b比特CRC32计算-CRC32 with 64 bits in 10G Ethernet
<李恩明> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程manma

说明:主要功能是实现曼彻斯特码码编码功能,内附测试程序(verilog语言编写)。-The main function is to achieve Manchester coding functions, enclosing the test program (verilog language).
<史成强> 在 2024-11-17 上传 | 大小:5kb | 下载:0

[VHDL编程dianzhen1616

说明:16*16点阵动态滚动显示VHDL四个字母 共有5个模块,4个子模块,top是顶层模块 1.control,产生地址信号,用来读取数据 2.data_store,64组数据,4*16,根据输入地址来输出对应的数据 3.freq,分频模块,由50M主时钟进行分频,得到系统所需的各个频率 4.display,控制点阵模块,将得到的数据进行输出-display VHDL on 16*16 dot matrix
<maxiaobo> 在 2024-11-17 上传 | 大小:6.03mb | 下载:0

[VHDL编程jiaotongdeng

说明:VHDL语言实现模拟交通灯的运行,55s红,5s黄,30s绿灯切换,用led显示,同时在数码管上显示倒计时。内含详细说明以及仿真图-use VHDL language, traffic light and display time on segment-led
<maxiaobo> 在 2024-11-17 上传 | 大小:1.51mb | 下载:0

[VHDL编程pinlvji2

说明:verilog语言,quartus下实现频率计,内附原理图以及详细说明。 一共6个.v模块,其中一个是top,其余都是子模块。 测量频率的原理很简单,对一定时间内待测信号的上升沿的个数进行记录即可。 单位khz,四位数码管,小数点可以处于其中任何一位,假设数码管由高到低定义成HEX3,HEX2,HEX1,HEX0,那么当hex0的小数点点亮时,表示xxxx khz,hex1的点亮时,xxx.x khz,依次类推。 为保证
<maxiaobo> 在 2024-11-17 上传 | 大小:8.2mb | 下载:0

[VHDL编程adder_carry_chain

说明:使用verilog语言实现进位链加法器,quartus下编译,并使用modelsim进行了验证,内含carry_chain.v代码文件以及testbench文件-use verilog language,carry_chain adder
<maxiaobo> 在 2024-11-17 上传 | 大小:2.87mb | 下载:0
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