[VHDL编程] add_ff8cin

说明：触发器实现的，8位全加器的VHDL语言实现，适用于altera系列的FPGA-Flip-flop to achieve, eight full adder realize the VHDL language, applicable to altera series FPGA
<wgx> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] updowncnt

说明：加减计数器，其实也没什么，想要就拿去了，给我拿别人的东西才重要-Addition and subtraction counter, in fact, have nothing, want to take, and to take other people s things, I only important
<kenla> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ps2

说明：ＰＳ／２通讯协议是一种双向同步串行通讯协议。通讯的两端通过Ｃｌｏｃｋ（时钟脚）同步，并通过Ｄａｔａ（数据脚）交换数据。任何一方如果想抑制另外一方通讯时，只需要把Ｃｌｏｃｋ（时钟脚）拉到低电平。一般两设备间传输数据的最大时钟频率是３３ｋＨｚ，大多数ＰＳ／２设备工作在１０～２０ｋＨｚ。推荐值在１５ｋＨｚ左右，也就是说，Ｃｌｏｃｋ（时钟脚）高、低电平的持续时间都为４０μｓ。每一数据帧包含１１～１２个位。 -PS/2 communi
<> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] fir

说明：Verilog 程序， 实现4阶 fir-filter滤波器。 -Verilog procedures, to achieve 4-order filter fir-filter.
<左麟> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] DEF

说明：一个简单的始终触发器的代码 另外包括测试验证程序和输入码数据-Always a simple code triggers the other, including test validation process and input data Code
<舒畅> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] count

说明：自己编制的计数器的verilog代码 希望能对大家有所帮助-Prepared their own counter Verilog code for all of us hope to be helpful
<舒畅> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] qvgatiming

说明：QVGA的Timing verilog 描述-Timing verilog descr iption of QVGA
<vico> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] whit_rim

说明：QVGA显示白框 QVGA显示白框-QVGA display QVGA display white box white box
<vico> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] white_rim_testbench

说明：QVGA显示白框的test bench程序-QVGA display white box test bench procedures
<vico> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Asynchronous_read_write_RAM

说明：Dual Port RAM Asynchronous Read/Write 经过modelsim仿真 -Dual Port RAM Asynchronous Read/Write through ModelSim Simulation
<lianlianmao> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Synchronous_read_write_RAM

说明：Synchronous read write RAM verilog。经过modelsim se仿真。-Synchronous read write RAM verilog. Through simulation modelsim se.
<lianlianmao> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Content_Addressable_Memory

说明：Content Addressable Memory 的verilog源代码。经过modelsim仿真。-Content Addressable Memory of Verilog source code. After ModelSim simulation.
<lianlianmao> 在 2025-04-24 上传 | 大小：1kb | 下载：0