[VHDL编程] geleicounter

说明：开发环境是FPGA开发工具，格雷码计数器的VHDL程序-Development environment is the FPGA development tools, Gray code counter VHDL procedures
<horse> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Clock_gene

说明：VerilogHDL_advanced_digital_design_code_Clock_generator VerilogHDL高级数字设计源码Clock_generator-Advanced digital design VerilogHDL_advanced_digital_design_code_Clock_generatorVerilogHDL source Clock_generator
<宇飞> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] adc_kongzhi

说明：vhdl 语言编写的一个AC0809控制电路,构成采样单片机的例子.-VHDL as a language AC0809 control circuit, which constitute examples of single-chip sampling.
<zyj> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] even_odd

说明：VHDL实现的奇偶校验功能模块和一个外设配置寄存器的设计实例。-VHDL achieved parity peripheral function modules and a design example of the configuration register.
<蒋大为> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_divider

说明：一个简单的分频器代码,可以套用来作其他频率的分频-A simple divider code, can be applied to other frequency sub-band
<刘景轩> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_lamp

说明：a program about traffic light demo.
<刘景轩> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_sync

说明：脉冲同步电路,简单修改就可以使用,很使用的.-Pulse synchronization circuit, a simple modification you can use, it is used.
<> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] div2

说明：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32 divider dividend and divisor are 16-bit integer, decimal 16 for the 32-bit integer, 16-bit decimal number more than 16 integer, 16-bit dec
<李春阳> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] AD9852

说明：数字频率合成器芯片AD9852 的配置文件，HDL级的Verilog代码-DDS chip AD9852 profile, HDL-level Verilog code
<李春阳> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] cic3s32

说明：一个3阶的32位抽取的cic滤波器的verilog源代码-A 3-bands of the 32 samples CIC filter Verilog source code
<岑楠> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdlgenerateofsentencegrammarapplication

说明：vhdl实验 计数器：generate语句的应用-Experimental VHDL Counter: generate statement application
<王天辉> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] 3-1

说明：自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机-Automatic selling newspaper machine, a 5 minutes, there are 1,2,5 classification type coins. Verilog state machine
<冯杰> 在 2024-11-18 上传 | 大小：1kb | 下载：0