[VHDL编程] bfm

说明：Verilog HDL编写的总线功能模型，十分有用，需要的下载-Verilog HDL prepared by the bus functional model is useful, it needs to download
<wyl> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] jop_core_bcfetch

说明：JOP内核字节码获取，很难找的东东，呕血之作-JOP core byte code access, it is difficult to find the price. Zhi for hematemesis
<黄肖超> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] jop_core_decode

说明：JOP字节码获取的源码，很重要，具体FPGA中实现-JOP byte code access to the source code is important to achieve specific FPGA
<黄肖超> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] jop_core_core

说明：JOP的内核文件，这是核心的核心，中文资料基本找不到-JOP kernel, which is the core of the core, the Chinese can not find basic information
<黄肖超> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] tst_ds1621

说明：-- State machine for reading data from Dallas 1621 -- -- Testsystem for i2c controller--- State machine for reading data from Dall as 1621---- Testsystem for i2c controller
<郑开科> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] 2460100Time

说明：24,60,100进制的计数器，还有数字时钟，欢迎下载哦~-24,60,100 229 of the counter, digital clock also welcome to download oh ~
<张春> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] BoothMultiplier

说明：-- Booth Multiplier -- This file contains all the entity-architectures for a complete -- k-bit x k-bit Booth multiplier. -- the design makes use of the new shift operators available in the VHDL-93 std -- this des
<罗兰> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] count_top

说明：VGA计数，PSW2控制正逆计数，按下递减计数，弹起正向计数。利用VGA作为输出设备，显示计数值。-VGA count, PSW2 inverse control is counting? Reduced count, pop-up being counted. The use of VGA as the output equipment, revealed count.
<WangXM> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] b60jian2

说明：60进制减法 相比较 代码效率高 可以进行级联-60 compared to 229 subtraction efficient code can be concatenated
<johu> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] Shifters_vhdl

说明：-- Title : Barrel Shifter (Pure combinational) -- This VHDL design file is an open design you can redistribute it and/or -- modify it and/or implement it after contacting the author -- You can check the draft licen
<陈朋> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd_controlveriloghdl

说明：使用Ｖeriolog hdl 编写手机屏测试程序．-Veriolog hdl prepared to use cell phone screen test.
<张毅> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] i2c_slave_model_verilog

说明：一般网站上都有i2c master模块的代码,但很少有slave的代码,这里就是slave的代码,非常有用.-general website have i2c master module of code, but very few slave code, This is the slave code, very useful.
<hxwf801> 在 2025-01-21 上传 | 大小：2kb | 下载：0