[VHDL编程] ask

说明：基于CPLD的数字通信系统 ask序列 用VHDL产生 ask序列信号-CPLD-based digital communications system, ask the sequence generated by VHDL signal sequence ask
<石一鸣> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] mqst

说明：基于CPLD的数字通信系统曼切斯特用VHDL产生 曼切斯特信号-CPLD-based digital communications system Manchester Manchester signal generated by VHDL
<石一鸣> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] 8risc

说明：8位RISC CPU,包括alu,count,machine-8 bit risc cpu
<刘成诚> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] sourcefile

说明：在Altera公司的Cyclone系列FPGA开发板上试验的按键中断程序，希望对那些学习中断开发的初学者有帮助。 pio_key.v是verilog编写的按键中断程序，对应四个按键，按其中任何一个键都可以发送一个中断； keyint.c是Nios中编写的C程序，用于检测按键的中断，如果检测到中断，会检测是哪个按键按下，从而执行相应的程序！ -In Altera' s Cyclone series FPGA develo
<王陶> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] TLC5510VHDL

说明：TLC5510的控制程序，程序虽小但挺实用的-TLC5510control，
<王东> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] daima

说明：状态机控制AD转换模块 该模块主要实现对MAX197的控制：根据设计需要对芯片进行初始化（包括写控制字选择输入电压值范围、选择通道以及工作模式），并把通道数送指示灯显示以及用键盘控制通道号（按一下，通道号加1，同时点亮相应的指示灯，循环使用个通道）；控制状态机的工作时序，并置两次采集到的数据为12位数据输出，并经过锁存进程来锁存数据，最后从锁存器中把输出数据-The state machine controls AD and cha
<万俟斌> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] veriloghdl

说明：多路选择器（MUX）verilog hdl 多路选择器（MUX）verilog hdl-MUX (MUX) verilog hdl multiplexer (MUX) verilog hdl
<落木> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo_ptrs_gray

说明：fifo pointers in verilog gray code utilization for synchronius
<sljt> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] shiftbetweenserializationandparallel

说明：在数据的输入过程中可完成并行数据和串行数据的转换-shiftnbetween berialization and parallel
<王瑜> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] packer

说明：verilog data packer verilog data packer-verilog data packer verilog data packer verilog data packer
<siuyuen> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL

说明：
<欧彤> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] src

说明：i2c module. i test it on Altera FPGA.
<almondeo> 在 2025-01-24 上传 | 大小：3kb | 下载：0