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[VHDL编程] 4Verilog-HDL-
说明:4位加法器的实现用于FPGA的开发环境 欢迎大家使用 非常感谢-4-bit adder to achieve a development environment for FPGA welcome to use thanks<qin> 在 2025-03-09 上传 | 大小:5kb | 下载:0
[VHDL编程] stop_watch
说明:stopwatch source it is maded by maxplus2<daesuk> 在 2025-03-09 上传 | 大小:5kb | 下载:0
[VHDL编程] New-Text-Document
说明:this is souce code for the clock<bab> 在 2025-03-09 上传 | 大小:5kb | 下载:0
[VHDL编程] pwmyixiang
说明:用VHDL编写的基于CPLD移相程序,开发环境是ISE9.1-CPLD with VHDL-based preparation phase procedures, the development environment is ISE9.1<zhoujie> 在 2025-03-09 上传 | 大小:5kb | 下载:0