[VHDL编程] sixuanyi

说明：四选一选择器,输入四个,输出1个.当NM=00时选A 当NM=01时选B 当NM=10时选C 当NM=11时选D-four elected a selector, the importation of four, Output 1. When NM = 00 A at the election when NM = 01 am when the election NM B = C 10:00 when the election NM =
<赵总令> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] comple_mult

说明：matlab下，使用dspbuilder实现的复数乘法器模块的源码-Matlab, the use of the plural dspbuilder achieve multiplier module FOSS
<孙昱> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] 8251_8055_verilog

说明：8251和8055的verilog源码，可进行综合和仿真，是学习SOC的好资料！-8251 and 8055 verilog the source, and integrated simulation, SOC is a good learning information!
<wind> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] SPI_VHDL

说明：SPI串口的内核实现（vhdl）,可以用qII等软件直接加到FPGA或者CPLD里面.-the SPI Serial Kernel (vhdl) can be used directly qII software foisted CPLD or FPGA inside.
<efly> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] Sdram_Control_4Port

说明：ALTERA 的关于对SDRAM控制器操作的verilog相关程序，很不错绝对值得借鉴。-ALTERA on the operation of the SDRAM controller Verilog procedures, it is definitely worth a good draw.
<邹振兴> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] DDS-2

说明：用FPGA实现DDS的原理图，结构清晰，采用总线方式与外部单片机通信-FPGA realization of DDS with the schematic diagram, structural clarity, the use of bus-way communication with the outside Singlechip
<赵培立> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] Vhdl-Parser-0.12.tar

说明：這是一個VHDL的parser目前版本為0.12-This is a VHDL version of the parser is currently 0.12
<黃彥華> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] SPI_verilog_vhdl

说明：SPI串口的内核实现 分verilog和HDLC实现-SPI serial kernel realize realize sub-Verilog and HDLC
<qian> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] vspi

说明：verilog VSIP core,用verilog语言编写，希望对各位朋友有所帮助！-verilog VSIP core, using Verilog language, and they hope to help all our friends!
<liuzinan> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] ps2_verilog

说明：ps2_键盘控制器源码verilog源码，是一个不错的代码-ps2_ keyboard controller Verilog source code, is a good code
<高鹏> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] sdram

说明：sdram controller.verilog
<刘志刚> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] VHDL

说明：用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块. -Using VHDL digital frequency meter, 1. Time-base generation and frequency measurement timing control circuit module 2. Analyte signal pulse counti
<侯治强> 在 2025-02-08 上传 | 大小：13kb | 下载：0