[VHDL编程] interweave_1

说明：用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入，按列读出的方法实现。主要包括：信源信号产生（20位的m序列），交织器，解交织器。为实现流水线的操作，采用了两个交织器和两个解交织器，当一个写入数据的时候，另一个读出数据。-Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with b
<李修函> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] vhdYUFA

说明：基于VHDL语言的语法，顺序语句和并行语句等等常用语法-无
<孙伟成> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] LIP1753CORE_risc32_decoder

说明：LIP1753 RISC32 Decoder code
<jc> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] watch

说明：懂哥作品 用verilog编写的，我没试验呢开发板没有-verilog watch made by dongge
<张专> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] up_inv

说明：本代码对阶数为四的上三角矩阵进行求逆运算-The code on the order of four of the upper triangular matrix inversion
<天宗> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] LIP1602CORE_des

说明：Verilog DES Encrption Module
<jc> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] wangshibo

说明：运算器，设计一个4位的算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传递。-yunsuanqi
<王世博> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] Testproj1.tan

说明：Test Project 1 to test functionality of a binary to gray converter
<Mitchell> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] testbench(vhdl)

说明：是学习数字电路设计verilog语言，及Writing testbench的首先好书。-wrting testbench
<xy> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] uart

说明：uart IP CORE Verilog quartus-uart IP CORE Verilog quartusii
<thegreeneyes> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] l1

说明：use for students for doing their works
<shan> 在 2025-02-25 上传 | 大小：36kb | 下载：0

[VHDL编程] cam

说明：It is a VERILOG program for interfacing the 5Megapixel camera module in ALTERA DE2 CYCLONEII board.
<vijaya sriman> 在 2025-02-25 上传 | 大小：36kb | 下载：0