[VHDL编程] testbench_P_verilog

说明：怎样编写testbench verilog-how to write testbench verilog
<yinxiupu> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] VerilogQuickRef

说明：verilog参考手册和使用指南，快速查找相关语法-verilog quick ref manual
<kenny> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] FPGA_atel2_bin

说明：用FPGA和单片机实现的串口设计，有源码-FPGA and MCU serial design, source
<> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] model3

说明：promodel交通灯仿真模型 实现交通灯智能控制 紧急情况-promodel trafficlight
<唐建成> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] VerilogQuickRef

说明：Verilog HDL Quick reference book
<Yoon Lee> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] verilog-testbench-preliminary

说明：硬件描述语言verilog的testbench的写作方法-the writing method of the testbench of verilog
<马腾宇> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] FFT_64

说明：自己写的一个64点的FFT，在ISE上测试并做了仿真。-They write a 64-point FFT, the ISE test and do the simulation.
<hou bl> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] johnsonverilog

说明：特权同学的计数器实验程序，是学习EPM240不可多得的入门程序！-The privileged classmates counter the experimental program, learning EPM240 rare entry program!
<陈伟> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] verilog1

说明：各种verilog学习资料 希望对你有帮助-Learning materials of various verilog want to help you
<林畅> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] design_2

说明：抢答定时器输入端为抢中信号，时钟信号和主持人信号。当主持人信号有效（‘0’）时，时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过5秒（4，3，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）
<张永满> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] pong

说明：pong in vhdl code fo fpga
<muhameed> 在 2025-03-01 上传 | 大小：59kb | 下载：0

[VHDL编程] xinhao

说明：简易信号发生器，可输出三种波形，递增锯齿波发生器模块，正弦波发生器模块，方波发生器模块，波形选择器模块，vhdl-Simple signal generator can output three waveforms, incremental sawtooth generator module, the sine wave generator module, a square wave generator module, waveform
<沈微> 在 2025-03-01 上传 | 大小：59kb | 下载：0