资源列表
[VHDL编程] 用modelsim仿真一个正弦波产生程序
说明:用modelsim仿真一个正弦波产生程序-modelsim simulation using a sine wave generated procedures<阿乐> 在 2025-03-04 上传 | 大小:67kb | 下载:0
[VHDL编程] debouncer_vhdl
说明:debouncer in vhdl with clock devider parameter and number of inputs<Andrey> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] eda_shiyanbaogao
说明:eda实验报告,包括全加器、四选一数据选择器、交通灯。-eda lab reports, including full-adder, four elected a data selector, traffic lights.<安琪> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] Middlefilter
说明:基于FPGA的中指滤波器,使用verilog语言实现,仿真结果正常。-FPGA-based middle filter using verilog language, simulation results properly.<luotian> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] Local_barker
说明:巴克码发生器Verilog程序,用于数据传输的帧同步-Verilog program Barker code generator, a fr a me synchronization for data transmission<Hunter> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] haming
说明:基于VHDL的FPGA通信工程汉明编码方式的实现,并且有图形表示法生成的源程序-VHDL for FPGA realization Communication Engineering 程汉明 based coding, and generate a graphical representation of the source<beyondall_zhao> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] Privite_rom_32_20160519
说明:xilinxFPGAROM32*1原语的使用,vivado工程,含有仿真测试文件Testbench,添加地址寄存器,能够按址寻找你所存储的数据,仿真一目了然,对初学者甚好,verilog语言实现该功能。-xilinxFPGAROM32* 1 primitive use, vivado engineering, simulation test file containing Testbench, add an address regist<贾俊超> 在 2025-03-04 上传 | 大小:68kb | 下载:0
[VHDL编程] stratix-10-mx-product-table
说明:stratix 10 mx product table<DrArmaggedon > 在 2025-03-04 上传 | 大小:68kb | 下载:0