[VHDL编程] dds_quicklogic

说明：直接频率合成，Quicklogic提供,部分源文件是Quicklogic 专用文件-direct frequency synthesis, pioneered provide some source document is dedicated ESP
<陈旭> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] testled

说明：为FPGA系统所设计的一个简单的控制LED灯显示的小程序，用MAXPLUS2编写-For the FPGA system designed to control a simple LED lights to display a small program to prepare MAXPLUS2
<> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] vhdl2

说明：vhdl语言的程序基本结构，很有用的资料，结好了很多程序源代码-VHDL procedures for the basic structure of language, very useful information, a lot of good binding source code
<fff> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] VoteMa

说明：投票器。这个好像是3人投票器，可以用来做5人的吧~也是以前我们实验的时候用过的。仿真和下载都很顺利。-The voting device. This seems to be 3 people to vote, and can be used to make 5 of it ~ is also the past, we used the experimental time. Simulation and downloading has g
<catalina> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] diantikongzhiqi

说明：本设计是本人的课程设计，基于VHDL的电梯控制器的设计，能够实现12层电梯控制，上下开关，关门延时，提前关门，状态显示，通过波形仿真进行观看结果-The design is my curriculum design, VHDL-based elevator controller design, can achieve 12-storey elevator control, up and down switch, closing dela
<polly> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] ByteBlasterII

说明：ByteBlasterII 下载线的制作-Download ByteBlasterII production line
<qqq> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] DW8051

说明：Synopsys 公司的DW8051源代码，用verilog编写的，代码很完整，可以仿真，对采用8051核做嵌入式的人很有帮助-Synopsys company DW8051 source code, written with Verilog, the code is complete, can be simulated using 8051 nuclear helpful people who do Embedded
<jy> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] watch

说明：2个按键的跑表，一个是开始停止，一个复位-Two of the stopwatch button, one is stopped, a reset
<张锦鹏> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] EP1C6Q240C6

说明：altera EP1C6Q240C6开发板原理图-altera EP1C6Q240C6 SCH
<sct_sct> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] 6.5fenpin

说明：半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！-fen pin qi
<吕双> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] vhdl_programs

说明：This the course for VHDL programming-This is the course for VHDL programming
<Bao Huynh> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] adder

说明：一个verilog的源码程序，用于加法器实验程序-A source of verilog procedures, experimental procedures for the adder
<PUDN_CHEN> 在 2025-03-04 上传 | 大小：67kb | 下载：0