[VHDL编程] EDA反应时间代码

说明：
<28254969@qq.com> 在 2009-10-12 上传 | 大小：81.5kb | 下载：0

[VHDL编程] VHDl-several-procedure

说明：alter 公司芯片的几个简单应用,主要是红外遥控,键盘扫描等几个程序-chips alter a few simple applications, primarily infrared remote control, keyboard scanning procedures, etc.
<javenliu> 在 2025-03-07 上传 | 大小：81kb | 下载：0

[VHDL编程] lg

说明：verilog代码，基础的寄存器配置模式，怎样生成寄存器，以及如何在合适的时候用寄存器-Verilog code, based on model configuration register and how to generate register and how to register to use the right time
<杨华> 在 2025-03-07 上传 | 大小：81kb | 下载：0

[VHDL编程] electroclock

说明：VHDL的数字钟，内含各个模块的源程序，可直接运行-VHDL digital clock, each module contains the source code can be run directly
<玉峰> 在 2025-03-07 上传 | 大小：81kb | 下载：0

[VHDL编程] FSM

说明：关于状态机的规范编码风格，有具体的verilog，vhdl实例-On the norms of the state machine coding style, specific Verilog, VHDL instance
<charley> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] dintlace

说明：功能超强的视频信号隔行转逐行的滤波verilog代码，经过fpga验证。-The function of super-interlaced video signal transfer progressive filter Verilog code, after the fpga verification.
<mmmm1111111111> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] Binary_VGA_Controller

说明：terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
<llwww> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] eda1

说明：原理图方式实现8位全加器，文件类型为gdf ，vhd 文件-8-bit full adder schematic way, the file type for the GDF vhd file
<王建峰> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] encoder

说明：设计一个简单的RISC体系结构处理器的多周期指令译码器，完成指定6条指令译码。-Design a simple RISC processor architecture multi-cycle instruction decoder decoding instructions to complete the assigned 6.
<陈艳丽> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] syn_wr

说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock reading and writing will be introduced to the PLD, the author uses the CPU to read and write clock synchronized read
<一哥> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] jietiao

说明：基于verilog HDL的数字正交（调制）FPGA实现，仿真结果验证正确。vivado 2014- U57FA u4E8Everilog HDL u7684 u6570 u5B57 u6B63 u4EA4 uFF08 u8C03 u5236 uFF09FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u6B63 u786E
<陈涛> 在 2025-03-07 上传 | 大小：82kb | 下载：0

[VHDL编程] v

说明：statistical signal processing,verilog
<bhshn> 在 2025-03-07 上传 | 大小：82kb | 下载：0