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[VHDL编程] digitalwatch
说明:Describe: This VHDL digital clock, the use of digital control and FPGA design to achieve a number of counter clock, show hours, minutes ,seconds and alarm. The procedure depends on the metric system and consider six deci<eric carmen> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] QuadE-ResponderBasedOnVHDL
说明:基于VHDL语言开发的四路电子抢答器,开发环境为MAX-Plus2-VHDL language development based on four electronic answering device<hmy> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] rs_dec_enc_latest.tar
说明:Reed-Solomon (255,251). in VHDL.<Evgeny> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] trafficlamp
说明:基于FPGA的交通灯设计,有红绿黄三色,与实际完全相符,采用三进程设计!-FPGA-based design of traffic lights, with red, green and yellow three-color, fully consistent with the actual, using the three process design!<qs> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] rs_dec_enc_latest.tar
说明:RS encoder decoder on vhdl<subhashini> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] dc_mult_32by32_ASM
说明:一个5级流水线结构的32*32 bits乘法器-A 5-stage pipeline structure of the 32* 32 bits multiplier<David> 在 2025-03-10 上传 | 大小:90kb | 下载:0
[VHDL编程] viterbi
说明:硬判决viterbi译码的硬件实现,通过verilog语言。采用回溯的方法。回溯深度为16.-Hard decision viterbi decoding in hardware, through the verilog language. A retrospective approach. Back depth is 16.<Fengxiaodong> 在 2025-03-10 上传 | 大小:90kb | 下载:0