[VHDL编程] vhdlvga

说明：Language writes with VHDL demonstrates the design on the monitor the source program用VHDL 语言写的在显示器上显示图案的程序-writes with VHDL Language demonstrates th e design on the monitor program with the source VHDL The language was on
<jerry> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] VH_SYN

说明：标准电视信号的同步生成程序，利用VHDL和原理图，利用Quartus综合-Standard television signal to generate the synchronization procedures, the use of VHDL and schematic diagram, using Quartus integrated
<蔡有才> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] SoC_WishboneSystem

说明：SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。-SoC-Wishbone System IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.
<周华茂> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] 48_fir

说明：本次设计的数字基带成形滤波器参照IS-95标准进行设计，对输入信号进行4倍过采。IS-95标准为：其中通带频率为590Khz，通带的链波大小1.5dB，截止带的频率为740Khz，截止带的衰减量为40dB，传输的数据率为1.2288Mhz，传输的频宽为1.25Mhz。-The design of the digital base-band shaping filter with reference to IS-95 standard d
<刘强> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] elock.555.pdf

说明：单片机的电子密码锁，主要用的是电子电路的知识，要下的朋友请注意一下。-Single-chip electronic locks, mainly used in electronic circuit knowledge, it is necessary to Friend Please note that under the click.
<李里> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] 7led

说明：dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, 7 LED demo. code test.
<pp> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] write_rd

说明：关于VHDL的 关于DSP的 emif-On VHDL on the DSP s EMIF
<hanmy> 在 2025-03-10 上传 | 大小：89kb | 下载：0

[VHDL编程] ddr2_controller

说明：A controller for DDR2 on FPGA with vhdl, content testbench, model and textfile-generation/data-detection using python.
<inru> 在 2025-03-10 上传 | 大小：90kb | 下载：0

[VHDL编程] cpu3

说明：简易CPU可执行8条简单指令,如：add,xor,and等-risc cpu
<youyangbiao> 在 2025-03-10 上传 | 大小：90kb | 下载：0

[VHDL编程] The-basic-design-of-the-flip-flop

说明：1、了解基本触发器的工作原理。 2、进一步熟悉在Quartus II中基于原理图设计的流程。 - The basic design of the flip-flop
<漆广文> 在 2025-03-10 上传 | 大小：90kb | 下载：0

[VHDL编程] arm4u_latest.tar

说明：DESIGN OF A DYNAMICALLY RECONFIGURABLE PIPELINED RISC PROCESSOR
<rakesh tiwari> 在 2025-03-10 上传 | 大小：90kb | 下载：0

[VHDL编程] FIFO Design Using Verlilog

说明：DFF with fifo concepts
<logu.am > 在 2025-03-10 上传 | 大小：90kb | 下载：0