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[VHDL编程] mod6_divide
说明:用VerilogHDL编写的,一个占空比为50%的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit<胡东> 在 2025-03-26 上传 | 大小:136kb | 下载:1
[VHDL编程] 55478362cntshow
说明:Quartus环境下的12进制计数器的扫描显示电路-Quartus environment of the 12 counter-band scanning display circuit<吴语> 在 2025-03-26 上传 | 大小:136kb | 下载:0