[VHDL编程] CH9CH4CH2CH1VHDL 数字电路参考书所有程序9

说明：CH4CH2CH1VHDL 数字电路参考书所有程序9-CH4CH2CH1VHDL digital circuit reference all proceedings 9
<胡计划> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] usb11_systemc

说明：USB 1.1 PHY的代码，systemc语言 USB 1.1 PHY的代码，systemc语言,包括基于systemc语言的testbench ，和相关的doc文档-USB 1.1 PHY code systemc language USB 1.1 PHY code, systemc languages, including systemc based testbench language, doc and related docu
<里晓军> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] PWM_DCmotorControl

说明：基于VHDL的直流电机的PWM控制程序。-The VHDL-based DC motor PWM control procedures.
<luoqianyou> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] vga

说明：一个VHDL产生的VGA彩条信号程序，希望可以对你有帮助！-VHDL generated by a VGA color signal process, I hope you can help!
<白杨> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] xor_mul

说明：使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法-The use of a list of law, VHDL language based polynomial-based finite field multiplier, for the AES algorithm, such as finite field multiplication algorithm has requested
<zxzx> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] add

说明：加法器 用VerilogHDL实现加罗华域加法器-Used realize adder VerilogHDL Le Hua domain adder
<长空> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] flowled

说明：FPGA开发入门的Verilog HDL程序---流水灯,真实可用，验证通过，工程环境为Altera Quartus -FPGA development of Verilog HDL entry procedures- water lights, the real available, authentication is passed, the project environment for Altera Quartus
<renyong0801> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] senduard_50m

说明：利用VHDL实现CPLD（EPM240T100C5）的串口发送程序-Using VHDL realize CPLD (EPM240T100C5) Serial sending procedures
<ZXQ> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] Design_of_Programmable_Music_Generator

说明：根据音乐发生的机理，将复杂可编程逻辑器件作为发生音乐的核心器件，用高速集成电路硬件描述语言编程描述发生的音乐乐谱，配合周边硬件电路，由电声转换发声器接收信号，从而发出音乐声，实验表明，采用该方法设计的音乐发生器成本低、修改方便-Music took place in accordance with the mechanism of complex programmable logic device, as occurred in the
<shenshunan> 在 2025-04-25 上传 | 大小：189kb | 下载：0

[VHDL编程] rad10

说明：利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数
<小雨> 在 2025-04-25 上传 | 大小：190kb | 下载：0

[VHDL编程] example1

说明：systemc code for adder
<was> 在 2025-04-25 上传 | 大小：190kb | 下载：0

[VHDL编程] 05_key_test

说明：fpga key test 入门 xilinx 黑金的板子(fpga key test xilinx)
<翻山越岭 > 在 2025-04-25 上传 | 大小：190kb | 下载：0