[VHDL编程] FPGA-design-theory-and-application

说明：现场可编程逻辑门阵列器件 FPGA原理及应用设计，适用于工程技术人员学习以及参考设计-Field programmable gate array device FPGA design theory and application
<jizhendong> 在 2025-04-25 上传 | 大小：10.31mb | 下载：0

[VHDL编程] IC-verilog-implementation

说明：74hc74,74hc85,74hc138,74HC151,verilog实现，适合DIY者用FPGA开发数字芯片-74hc74, 74hc85, 74hc138, 74HC151, verilog implementation
<jizhendong> 在 2025-04-25 上传 | 大小：1.32mb | 下载：0

[VHDL编程] FPGA-design-spree-

说明：FPGA设计大礼包（多个文档，有设计思想、技巧、流程、验证、芯片引脚分布等）-FPGA design spree (multiple documents, there are design ideas, techniques, processes, verification, chip pinouts, etc.)
<jizhendong> 在 2025-04-25 上传 | 大小：662kb | 下载：0

[VHDL编程] FPGA-design-and-debug-

说明：FPGA的设计与调试(专家技术演讲稿免费下载)-FPGA design and debug (expert technical presentations for free download)
<jizhendong> 在 2025-04-25 上传 | 大小：2.97mb | 下载：0

[VHDL编程] Controllable-digital-clock

说明：可控数字钟，通过串口实现红外发射接收，旋转LED实现时间同步显示-Controllable digital clock, through the serial port infrared transmitting and receiving rotating LED time synchronization display
<mike> 在 2025-04-25 上传 | 大小：31.43mb | 下载：0

[VHDL编程] project1_supplemental1

说明：these are projects based on verilog like memory control, sdram control etc-these are projects based on verilog like memory control, sdram control etc..
<neeraj> 在 2025-04-25 上传 | 大小：1.68mb | 下载：0

[VHDL编程] new

说明：这是一个基于fpga的信号发生器，能产生三种不同的波形，经过测试运行稳定-This is an fpga-based signal generator can produce three different waveforms, tested and stable operation
<第三方> 在 2025-04-25 上传 | 大小：4.55mb | 下载：0

[VHDL编程] CPLD240_138trans

说明：CPLD240_三八译码器 CPLD 源代码-CPLD240 3-8
<liyiyu> 在 2025-04-25 上传 | 大小：164kb | 下载：0

[VHDL编程] Verilog

说明：verilog参考例子，有简单的compare，有时序电路，源代码和仿真-examples using verilog
<王一小> 在 2025-04-25 上传 | 大小：262kb | 下载：0

[VHDL编程] mini_cpu_verilog

说明：用verilog写的简单的CPU，有详细注释-Use verilog to write a simple CPU, with detailed notes
<> 在 2025-04-25 上传 | 大小：145kb | 下载：0

[VHDL编程] mutl16

说明：实现16位移位，可以实现乘法和除法。满足设计要求，实现代码简短，用verilog完成方便，容易操作。-Achieve 16-bit shift, multiplication and division can be achieved. Meet the design requirements to achieve a short code, complete with verilog convenient, easy to operat
<吴海勇> 在 2025-04-25 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO

说明：先入先出队列(First Input First Output，FIFO)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。-FIFO queue (First Input First Output, FIFO) which is a traditional sequential execution method, first enter the command to finish and retire, on
<吴海勇> 在 2025-04-25 上传 | 大小：1kb | 下载：0