[VHDL编程] Verilog

说明：一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
<于苏> 在 2024-11-16 上传 | 大小：8.49mb | 下载：0

[VHDL编程] Verilog-Digital-System-Design

说明：Verilog数字系统设计——RTL综合.测试平台与验证 书中的所有源代码-Verilog Digital System Design- RTL synthesis. Test and verification platform for all the source code for the book
<鲁智深> 在 2024-11-16 上传 | 大小：8.48mb | 下载：0

[VHDL编程] C-Embedded-Processor

说明：Costumizable Embedded Processor, design processor in hdl for asic or fpga
<terval> 在 2024-11-16 上传 | 大小：8.47mb | 下载：0

[VHDL编程] MC8051_IPcore

说明：51IP核_VHDL和Verilog编写，并通过编写的C语言源程序进行测试通过-The 51IP the nuclear _VHDL and Verilog, and written in C language source code for testing by
<徐宏> 在 2024-11-16 上传 | 大小：8.49mb | 下载：0

[VHDL编程] freq_counter

说明：vhdl编写的数字频率计,可用三个频段选择，Quartus II 8.1上测试通过-the frequence counter by VHDL，compiled by Quartus II
<侯松岩> 在 2024-11-16 上传 | 大小：8.47mb | 下载：0

[VHDL编程] SF-CY3-FPGA

说明：SF-CY3 FPGA套件开发指南Ver3.00,要学习的同学值得看一看-SF-CY3 FPGA Suite Developer' s Guide Ver3.00, students to learn is worth a look
<任慧建> 在 2024-11-16 上传 | 大小：8.47mb | 下载：0

[VHDL编程] verilog-ppt-in-buaa

说明：2013年北京航空航天大学verilog最新课件-2013 BUAA verilog TEACHING PPT
<sikenyew> 在 2024-11-16 上传 | 大小：8.49mb | 下载：0

[VHDL编程] frequency_counter

说明：基于等精度方法的的频率测量的verilog代码，结合单片机使用-Based methods such as precision frequency measurement of the verilog code, combined MCU
<langyu> 在 2024-11-16 上传 | 大小：8.48mb | 下载：0

[VHDL编程] DDS

说明：DDS信号生成模块，使用MATLAB产生查找表，可输出方波、三角波、锯齿波、正弦波-DDS signal generator module, using MATLAB to generate a lookup table can output square wave, triangle wave, sawtooth, sine
<苏杭> 在 2024-11-16 上传 | 大小：8.47mb | 下载：0

[VHDL编程] guibing

说明：该设计采用VHDL语言将五个数的从大到小排序，采用的方法是归并插入排序算法。该算法能在最少比较次数（七次）情况下排列出五个数的大小顺序。-This design using VHDL language will be ordered five digits from big to small, the method is to merge insertion sort algorithm. The proposed algorithm
<田慧中> 在 2024-11-16 上传 | 大小：8.47mb | 下载：0

[VHDL编程] fir

说明：使用VHAL语言编写的一个fir滤波器，通过modelsim进行仿真-fir filter
<舒占军> 在 2024-11-16 上传 | 大小：8.48mb | 下载：0

[VHDL编程] 5_Gray_Mean_Filter

说明：均值滤波是典型的线性滤波算法，（Verilog HDL）设计所需的模块有： （1）带PLL的全局时钟管理模块 system_ctrl_pll.v （2）OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig （3）OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565 （4）SDRAM数据交互控制器S
<Keyonwho> 在 2024-11-16 上传 | 大小：8.48mb | 下载：0