[VHDL编程] AlteraFPGACPLDcoder

说明：Altera FPGA/CPLD设计（基础篇）随书代码-Altera FPGA/CPLD design (fundamental) with the code book
<李磊> 在 2024-11-16 上传 | 大小：8.38mb | 下载：0

[VHDL编程] fortye_lib

说明：protel 及AltiumDesigner库,大部份在含有3D元器件 本人自己整理及收藏 对于使用AD及protel的人会有个不小的收获 现分享给大家-protel and AltiumDesigner library, most of my own finishing with 3D components and collections for the use of AD and protel people have n
<网络同行> 在 2024-11-16 上传 | 大小：8.35mb | 下载：1

[VHDL编程] memory

说明：DESIGN A SINGLE PORT MEMORY 8*256 using array with standard logic & tri_state gate, and simulate it by reading & writing word
<sa> 在 2024-11-16 上传 | 大小：8.38mb | 下载：0

[VHDL编程] fft_IPcore

说明：如题 基于FFT的ip核系统程序 经测试好用-Such as the nuclear issue through FFT-based test easy to use ip
<shawn43> 在 2024-11-16 上传 | 大小：8.38mb | 下载：0

[VHDL编程] xsp605_ilinx_mig_ipcore

说明：赛林思开发板sp605的内存管理单元的ip核调试通过-SP605 IP core mig
<樊荣> 在 2024-11-16 上传 | 大小：8.37mb | 下载：0

[VHDL编程] altera_sdram

说明：基于quartus平台的sdram控制器设计（verilog 源码）-Based on the the quartus platform, the SDRAM controller design (Verilog source code)
<guotao> 在 2024-11-16 上传 | 大小：8.36mb | 下载：0

[VHDL编程] fir_filter_50Mhz

说明：基于并行分布式算法的高速Fir滤波器的设计代码，采用Verilog编写，压缩包为quartus II编译过的工程代码-Parallel and distributed algorithms based on a high-speed Fir filter design code, Verilog prepared, compressed package for the quartus II compiled project code
<Eason> 在 2024-11-16 上传 | 大小：8.37mb | 下载：0

[VHDL编程] DDS

说明：基于FPGA和stm32的任意波形发生器，全触控实现。很有用的资料啊，2001年电赛题目-Based on FPGA and stm32 arbitrary waveform generator, full touch implementation. Useful information ah, 2001 electric race title
<刘华> 在 2024-11-16 上传 | 大小：8.36mb | 下载：0

[VHDL编程] ddr_ddr2_sdram-ip

说明：该程序为Altera 公司 DDR DDR2 SDRAM 的IP源程序安装包，非常有价值的东西，借此网址共享下。-The program for Altera Corporation DDR DDR2 SDRAM of IP source installation package, a very valuable thing, whereby the URL Sharing.
<刘明> 在 2024-11-16 上传 | 大小：8.36mb | 下载：0

[VHDL编程] the_last

说明：VHDL语言实现两个人掷骰子游戏，最多6次，大者胜则结束游戏并在点阵上显示，一直平手则一直进行直到达到6次。-Achieving the dice game between two people by using VHDL language.The maximum number of times is 6.The game will over when there is a biger one in one time,otherwise
<Lancy Green> 在 2024-11-16 上传 | 大小：8.37mb | 下载：0

[VHDL编程] Chapter_6

说明：FilterCompare,FPGA实现的滤波器书的配套程序-FilterCompare, FPGA realize filter book supporting program
<磊> 在 2024-11-16 上传 | 大小：8.35mb | 下载：0

[VHDL编程] 25_ov7670_lcd

说明：verilog ov7670 捕捉和显示-Verilog ov7670 capture display
<duqigong> 在 2024-11-16 上传 | 大小：8.39mb | 下载：0