资源列表
[VHDL编程] SEG7_Timer
说明:七段数码管时钟显示的verilog程序,开发环境quartusII7.0-Seven-segment digital tube display clock verilog program development environment quartusII7.0<杜征宇> 在 2025-01-11 上传 | 大小:8.62mb | 下载:0
[VHDL编程] aybook.cn_xinrdksfks0630
说明:关于嵌入式系统设计的比较经典的教程,实用性强-Comparison of embedded system design on the classic tutorials, practical<wj> 在 2025-01-11 上传 | 大小:8.61mb | 下载:0
[VHDL编程] SEG7_Timer
说明:一个采用数码管显示的数字钟,能设置时间和显示模式的切换-A digital display digital clock, can set the time and a display mode switching<吴国强> 在 2025-01-11 上传 | 大小:8.62mb | 下载:0
[VHDL编程] arriaVGX_5agxfb3hf35es_start
说明:Altera公司的Arria II GX系列的原理图和pcb文件,注意,是capture及pdf格式的原理图和allegro格式的PCB文件,稍微修改修改就可以用在您的设计中,让fpga的硬件设计变得简单和高效。这是arriaII的一个早期版本-Arria II GX FPGA Development Schematic(caputure and pdf format) and PCB file,very useful for fpga<yang jinlin> 在 2025-01-11 上传 | 大小:8.6mb | 下载:0
[VHDL编程] Altera-FPGA_CPLD-design
说明:《Altera FPGA-CPLD设计》一书的实例源代码。非常适合FPGA初学者。-" Altera FPGA-CPLD design" book source code examples. Very suitable for FPGA beginners.<jack> 在 2025-01-11 上传 | 大小:8.59mb | 下载:0
[VHDL编程] camera_test6
说明:摄像头数据进行3*3表格的处理 然后进行中值滤波,8级流水线,速度快-Camera data for 3* 3 forms processing and then median filter, 8 lines, fast<朱腾飞> 在 2025-01-11 上传 | 大小:8.62mb | 下载:0
[VHDL编程] VHDL-book3
说明: D_flipflop:1位D触发器的设计 D_fllipflop_behav:4位D触发器的设计 reg1bit:1位寄存器设计 reg4bit:4位寄存器设计 shiftreg4:一般移位寄存器的设计 ring_shiftreg4:环型移位寄存器的设计 debounce4:消抖电路的设计 clock_pulse:时钟脉冲电路的设计 count3bit_gate:3位计数器的设计<贾诩> 在 2025-01-11 上传 | 大小:8.6mb | 下载:0
[VHDL编程] Palnitkar_Verilog_1996
说明:Samir Palnitkar-Verilog Digital Design Synthesis-SunSoft Press (1996)<MAA > 在 2025-01-11 上传 | 大小:8.62mb | 下载:0
[VHDL编程] vga_driver
说明:使用CycloneIV,驱动800*600*60hz的VGA显示标准,将彩色图片存储在ROM中,最后动态读取到标准液晶显示器里。(Using CycloneIV, it drives the VGA display standard of 800*600*60hz, stores the color pictures in ROM, and finally reads it into the standard liquid crysta<CycloneIV> 在 2025-01-11 上传 | 大小:8.58mb | 下载:0