[VHDL编程] NIOS

说明：nios那些事儿源码合集，一些常用的nios源码，建议新手，值得看信下-nios thing source collection, used nios source, it is recommended that novice, is worth the read the letter
<夏青> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] usb_demo

说明：在FPGA芯片上进行USB接口应用开发的良好例程-on FPGA chip USB interface application developed good routines
<xyf> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] FREQ-DIV-50MHz-to-64kHz

说明：Frequency divider implement on DE1 board, Clock in (OSC = 50MHz)to 64kHz
<kingdiaw> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] ADC

说明：利用状态机实现对TLC549的采样控制，实验时可调节电位器RW1（在开发板底板左下角），改变ADC的模拟量输入值，数据采集读取后在数码管上显示。-Using state machine implementation of eight bits sampling control, adjustable potentiometer RW1 experiments in development board (bottom left corne
<珍宝> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] 8051-Verilog

说明：8051的Verilog源代码，包含说明文件，RTL文件，工程等-8051 Verilog source code, including documentation, RTL files, engineering, etc.
<HP_ccyz2012> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] FPGA_SPI

说明：应用于FPGA的SPI接口，可以用于参考或者二次开发-SPI interface used for FPGA
<罗华杰> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] JJ213_program

说明：卷积码（213）的编译码，VHDL语言编写的整个工程文件，带有仿真结果图。-Convolution code (213) codec, VHDL language of the whole project file with the simulation results shown in Fig.
<jz> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] led_rotary

说明：Spartan-3E实验板基于Verilog实现旋转按钮控制八个LED灯移动方向-Spartan-3E board is based on the experimental realization Verilog eight LED lights spin button control the direction of movement
<tsoc> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] fenpin

说明：通过FPGA设计实现的分频模块，仿真可以通过，适合初学者学习。-Through the FPGA design of frequency divider module, simulation can be passed, for beginners to learn.
<wanchun> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] demo11

说明：实现一个8bit计数器 复位时计数值为8‘hF0 复位后，计数器实现累加操作，步长为1，计数值达到8‘hFF后，从0开始继续计数 每0.5秒左右计数值加1 -Implementing a 8bit counter is reset when the count value 8' hF0 reset the counter for accumulator operation, in steps of 1, after
<李元月> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] if_single

说明：所以从语法上讲，多if语句（if... if… if…）可以建模具有优先级的条件判断结构；而单if语句（if...else if…else if…）和case语句可用于建模不带优先级的条件判断。但是随着综合工具优化能力的不断增强，新型的综合工具大多时候会自动优化掉优先级结构，以减少芯片面积，提高时序性能。另外，条件结构的综合结果是否带有优先级不但取决于综合工具的类型和版本，还和目标器件或目标库有直接关系-Therefore, gramm
<一哥> 在 2025-03-31 上传 | 大小：294kb | 下载：0

[VHDL编程] 05448528

说明：s a clean renewable energy, wind energy draws more and more attention around the world. In case of high wind speed or low speed but substantial installed wind power capacity, wind turbine generators (WTGs) will take t
<phdscolar11 > 在 2025-03-31 上传 | 大小：294kb | 下载：0